Arria 10 SoC 開発キット・ユーザーガイド

ID 683227
日付 9/05/2017
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ドキュメント目次

5.7. 汎用ユーザー入出力

DIP スイッチと LED のすべてのユーザー定義ボタンは、MAX V システム・コントローラーに接続されています。IO_MUX CPLD は、GHRD で定義されているように FPGA I/O にユーザー定義信号をマッピングします。次の項では、マッピングの表について説明します。

表 28.  I/O MAX V アプリケーション・モード
ユーザー DIP スイッチ [3:0] 説明
0000 デフォルト FPGA モード
0001 予約
0010 予約
0011 予約
0100 予約
0101 予約
0110 予約
0111 予約
1000 SDI モード
1001 DP_mode
1010 PCIE EP モード
1011 予約
1100 予約
1101 予約
1110 予約
1111 予約