Arria 10 SoC 開発キット・ユーザーガイド

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ID 683227
日付 9/05/2017
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ドキュメント目次
ドキュメント目次 x
1. Arria 10 SoC 開発キットの概要 2. スタートガイド 3. 開発ボードのセットアップ 4. ボード・テスト・システム 5. ボード・コンポーネント A. 追加情報
1. Arria 10 SoC 開発キットの概要 x
1.1. 一般概要 1.2. ボード・コンポーネント・ブロック 1.3. 推奨動作条件 1.4. ボードの取り扱い
2. スタートガイド x
2.1. ボード検査 2.2. Quartus Prime 開発ソフトウェアのサブスクリプション・エディションのインストール 2.3. アルテラ SoC エンベデッド開発スイート (EDS) のインストール 2.4. 開発キット・インストーラー 2.5. USB-Blaster ドライバーのインストール 2.6. ソフトウェア例を使用した SD カードイメージ
2.2. Quartus Prime 開発ソフトウェアのサブスクリプション・エディションのインストール x
2.2.1. ライセンスの有効化
3. 開発ボードのセットアップ x
3.1. ボードへの電源供給 3.2. デフォルトスイッチとジャンパーの設定
4. ボード・テスト・システム x
4.1. ボードの準備 4.2. ボード・テスト・システムの実行 4.3. バージョンセレクター 4.4. ボード・テスト・システムの使用
4.4. ボード・テスト・システムの使用 x
4.4.1. Configure メニューの使用 4.4.2. System Info タブ 4.4.3. GPIO タブ 4.4.4. XCVR タブ 4.4.5. PCIe タブ 4.4.6. FMCA タブ 4.4.7. FMCB タブ 4.4.8. DDR3 タブ 4.4.9. DDR4 タブ 4.4.10. EEPROM タブ 4.4.11. Power Monitor 4.4.12. Clock Control
5. ボード・コンポーネント x
5.1. ボードの概要 5.2. 主要デバイス : Arria 10 SoC 5.3. MAX V CPLD 5M2210 システム・コントローラー 5.4. コンフィグレーション 5.5. ステータスエレメント 5.6. セットアップ・エレメント 5.7. 汎用ユーザー入出力 5.8. クロック回路 5.9. コンポーネントとインターフェイス 5.10. メモリー 5.11. ボードの電源
5.4. コンフィグレーション x
5.4.1. システム・コントローラー・コンフィグレーション 5.4.2. オンボード USB-Blaster II 経由の FPGA と I/O MUX CPLD プログラミング 5.4.3. HPS による FPGA プログラミング 5.4.4. EPCQ デバイスによる FPGA プログラミング 5.4.5. 外部 USB-Blaster による FPGA プログラミング
5.6. セットアップ・エレメント x
5.6.1. ボード設定 DIP スイッチ 5.6.2. JTAG チェーン・コントロール DIP スイッチ 5.6.3. リファレンス・クロックソースの選択 5.6.4. CPU リセットボタン 5.6.5. ロジック・リセット・ボタン
5.7. 汎用ユーザー入出力 x
5.7.1. キャラクター LCD
5.8. クロック回路 x
5.8.1. オンボード・オシレーター
5.9. コンポーネントとインターフェイス x
5.9.1. PCI Express 5.9.2. 10/100/1000 イーサネット (HPS) 5.9.3. 10/100/1000 イーサネット (FPGA) 5.9.4. FMC 5.9.5. HPS 共有 I/O 5.9.6. USB 2.0 ポート (HPS) 5.9.7. RS-232 UART (HPS) 5.9.8. リアルタイム・クロック (HPS) 5.9.9. SFP+ 5.9.10. I2C インターフェイス 5.9.11. FPGA 汎用 I/O コンフィグレーション 5.9.12. HPS SPIO インターフェイス
5.9.11. FPGA 汎用 I/O コンフィグレーション x
5.9.11.1. FPGA-I/O MAX V インターフェイス 5.9.11.2. LMK04828 コントローラー 5.9.11.3. FPGA 抵抗 MUX 5.9.11.4. FPGA デバッグポート 5.9.11.5. FPGA PMBUS VID 5.9.11.6. FPGA 補助信号
5.10. メモリー x
5.10.1. FPGA 外部メモリー 5.10.2. HPS 外部メモリー 5.10.3. HPS ブート・フラッシュ・インターフェイス 5.10.4. I2C EEPROM 5.10.5. ドータカード
5.11. ボードの電源 x
5.11.1. 電源分配システム 5.11.2. 電力測定
A. 追加情報 x
A.1. ユーザーガイド改訂履歴 A.2. コンプライアンスと適合に関して
A.2. コンプライアンスと適合に関して x
A.2.1. CE EMI 適合への注意
1. Arria 10 SoC 開発キットの概要
2. スタートガイド
3. 開発ボードのセットアップ
4. ボード・テスト・システム
5. ボード・コンポーネント
A. 追加情報

5.9.11.3. FPGA 抵抗 MUX

JESD204B フレームソースは抵抗 MUX により選択が可能です。

表 44.  JESD204B フレームソース選択

JESD204B モードマスター ( クロッククリーナーからのクロックソース ) 選択 1 ( デフォルト )
FMCA スロット抵抗 MUX FMCB スロット抵抗 MUX FPGA 抵抗 MUX
R612 R361 R575
R613 R365 R576
R621 R373 R584
R633 R383 R585

JESD204B モードマスター ( FPGA からのクロックソース ) 選択 2
FMCA スロット抵抗 MUX FMCB スロット抵抗 MUX  
R610 R360  
R611 R361  
R620 R372  
R632 R382  

FBHA_P/N6、FBHA_PN17、FBHA_PN21 および FBHA_PN23 はデフォルトによるトランシーバーとして選択されます。

表 45.  FBHA6、FBHA17、FBHA21、および FBHA23 パッシブ MUX
MUX ID 選択 1 ( デフォルト ) 選択 2
FBHA6 MUX FBD12C2MP/N FBHA_P/N6
  C367 R437
  C376 R445
FBHA17 MUX FBD15C2MP/N FBHA_P/N17
  C422 R470
  C423 R471
FBHA21 MUX FBD15M2CP/N FBHA_P/N21
  C335 R404
  C336 R405
FBHA23 MUX FBD10C2MP/N FBHA_P/N23
  C346 R411
  C354 R427

FPGA 3A、3E、3G および 3H バンク・リファレンス・クロックは、異なるクロックソースから選択されます。

表 46.  3A、3E、3G および 3H バンク・リファレンス・クロック選択
MUX ID 選択 1 ( デフォルト ) 選択 2 選択 3
REFLCK_3AMux CLK_3A FBCLK1M2C  
  R354 R355  
  R347 R348  
REFClk_3EMUX LMK_CLEAN_CLK FACLK1M2C CLK_3E
  R576 R577 R579
  R575 R574 R578
Refsys_3EMUX LMK_SYSREF FACLK3BDIR  
  R585 R587  
  R584 R586  
REFCLK_3GMUX RCLOCK_OUT FACLK2BIDIR  
  R602 R604  
  R601 R603  
FA_EMI_3HMUX FACLK0M2C CLK_FAEMI  
  R596 R594  
  R595 R593  
レベル 2 の表題