Arria 10 SoC 開発キット・ユーザーガイド

ID 683227
日付 9/05/2017
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ドキュメント目次

5.4.2. オンボード USB-Blaster II 経由の FPGA と I/O MUX CPLD プログラミング

表 20.  オンボード USB-Blaster II モードでの SW3 コンフィグレーション
ビット 1 ビット 2 ビット 3 ビット 4 ビット 5 ビット 6 ビット 7 ビット 8
OFF OFF ON ON ON OFF OFF OFF

このコンフィグレーション手法では、マイクロ USB コネクター (J22)、USB 2.0 PHY デバイス (U18)、およびアルテラの MAX II CPLD EPM1270M256C4N (U17) を実装し、USB ケーブルでの FPGA コンフィグレーションが可能です。この USB ケーブルは、ボード上の USB コネクターと Quartus Prime ソフトウェアを実行している PC の USB ポートに直接接続します。

MAX II CPLD EPM1270M256C4N のオンボード USB-Blaster II は、通常 JTAG チェーンのマスターになります。オンボード USB-Blaster II は外部ヘッダーとピンを共有しており、JTAG ヘッダー (J24) を介して外部 USB-Blaster を JTAG チェーンに接続する際に自動的にディスエーブルされます。JTAG インターフェイスに加え、オンボード USB-Blaster II は HPS デバッグ用のトレース機能を有しています。HPS からのトレース・インターフェイスは、FPGA を介してオンボード USB-Blaster II 接続ピンと接続しています。

図 23. JTAG チェーン
注: 外部 USB-Blaster (I/II) ケーブルが EXTERNAL JTAG HEADER に接続されている場合、MAX II は DIP スイッチの設定に関わらず自動的にそれをマスターとして使用します。

MAX II CPLD (EPM1270M256C4N) は、オンボード USB-Blaster II の機能のみに特化し、片方を USB 2.0 PHY デバイスに接続し、逆側の GPIO ピンに JTAG 信号を出力駆動します。このデバイスの専用 JTAG インターフェイスは、最初の試作品のデバッグ専用の小型の表面実装ヘッダーに接続されています。