外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイド

ID 683216
日付 3/29/2024
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ドキュメント目次

7.3.3.7. リソース共有ガイドライン (複数のインターフェイス)

外部メモリー・インターフェイスIPでは、さまざまな外部メモリー・インターフェイスでPLLリファレンス・クロック・ピン、コア・クロック・ネットワーク、I/Oバンク、およびハード Nios® プロセッサーを共有することができます。 各I/OバンクにはDLLおよびPLLリソースがあるため、それらを共有する必要はありません。 Quartus® Primeのフィッターは、異なる外部メモリー・インターフェイスでバンクが共有されている場合、DLLおよびPLLリソースを自動的にマージし、マルチI/Oバンクの外部メモリー・インターフェイスにそれらを複製します。

PLLリファレンス・クロック・ピン

使用するピンを減らし、コア・クロック・ネットワークとI/Oバンクの共有を可能にするために、複数の外部メモリー・インターフェイスでPLLリファレンス・クロック・ピンを共有することができます。インターフェイスは、同じプロトコル、レート、および周波数にする必要があります。また、PLLリファレンス・クロック・ピンを共有することは、リファレンス・クロック・ネットワークを共有することを意味します。

PLLリファレンス・クロック・ピンを共有する場合は、次のガイドラインに従います。

  1. PLLリファレンス・クロック・ピンを共有するには、RTLコードで、同じ信号を複数の外部メモリー・インターフェイスのpll_ref_clkポートに接続します。
  2. 関連する外部メモリー・インターフェイスを同じI/O列に配置します。
  3. 関連する外部メモリー・インターフェイスを隣接するI/Oバンクに配置します。外部メモリー・インターフェイスで使用しているI/Oバンクの間に未使用のI/Oバンクを残した場合、そのI/OバンクをPLLリファレンス・クロック信号が異なる他の外部メモリー・インターフェイスで使用することはできません。

I/Oバンク

I/Oバンクの消費低減に向け、I/Oバンクを他の外部メモリー・インターフェイスと共有することができます。

I/Oバンクを共有する場合は、次のガイドラインに従います。

  1. 関連する外部メモリー・インターフェイスでは、同じプロトコル、レート、メモリークロック周波数、およびPLLリファレンス・クロックを使用する必要があります。
  2. 特定のI/Oバンクを複数の外部メモリー・インターフェイスのアドレスおよびコマンドバンクとして使用することはできません。
  3. I/Oレーンを外部メモリー・インターフェイス間で共有することはできません。また、同じバンク内の外部メモリー・インターフェイスで使用していないピンは、汎用I/Oピンとして利用できない場合があります。
  4. サブバンクを外部メモリー・インターフェイス間で共有することはできません。