外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイド

ID 683216
日付 3/29/2024
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ドキュメント目次

7.4.3.1. QDR-IVのシングルデバイス・メモリー・トポロジー

この項では、QDR-IVのシングルデバイス・メモリー・トポロジーの配線ガイドラインを提供します。

次の図は、QDR-IVシングルデバイス・メモリー・コンフィグレーションの信号接続トポロジーを示しています。

図 156. QDR-IVシングルデバイス・コンフィグレーションの信号接続
表 148.  インターフェイスでサポートされる信号に対するQDR-IVシングルデバイス・メモリー・トポロジーに固有の配線ガイドライン
信号グループ セグメント 配線層 最大長 (mil) ターゲットZse (Ω) トレース幅W (mil) トレース間隔S1 (mil): グループ内 トレース間隔S2 (mil): CMD/CTRL/CLKからDQ/DK/QK トレース間隔S3 (mil): ByteからByte トレース間隔 (mil)、DIFFペア内 トレース間隔 (mil)、DK/QKペアからDQ トレース間隔 (mil)、CLKペアからCMD/CRTL/CKE
セグメント 合計MB
DQ、CMD、CTRL BO1 US 50 4000   4 5、17 5、17 17      
BO2 SL 1000   4 5、17 5、17 17      
M SL   45 4.5 8 (2H) 12 (3H) 12 (3H)      
BI US 150   4 8 (2H) 12 (3H) 12 (3H)      
DK/QK、CLK BO1 US 50 4000   4   5、17   4 17 17
BO2 SL 1000   4   5、17   4 17 17
M SL   45 4.5   12 (3H)   4 12 (3H) 12 (3H)
BI US 150   4   12 (3H)   4 12 (3H) 12 (3H)

この章のリファレンス・スタックアップの項で示されている図で、関連する情報が説明されています。