外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイド

ID 683216
日付 3/29/2024
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ドキュメント目次

7.4.3.3. QDR-IVのコンフィグレーションにおける電力供給に関する推奨事項

この項では、QDR-IVのコンフィグレーションにおける電源供給ネットワーク (PDN) のデザイン・ガイドラインについて説明します。
注: FPGAにおけるタイミングマージンを満たす電源供給ネットワークのデザインに関しては、AG014 PDNデザイン・ガイドラインを参照してください。

デカップリング・コンデンサーの数は、単一のチャネルに基づいています。複数のチャネルで同じ電源レールを共有している場合は、メモリーのデカップリング・コンデンサーの数をすべてのチャネルに応じて調整する必要があります。

プリント回路基板のPDNパスの面積、インダクタンス、および抵抗を最小限に抑えるには、物理的に小さいデカップリング・コンデンサーが推奨されます。

次の内容は、QDR-IVメモリーの電力供給設計に推奨されるガイドラインです。

  • 0.1uFを0402サイズで使用し、インダクタンスを最小限に抑えます。
  • VTT電圧デカップリングを終端抵抗の付近に配置します。
  • メモリーデバイスでデカップリング・コンデンサーをVTT とグランド間に接続します。
  • 0.1uFコンデンサーを1つおきのVTTピンに使用し、0.01uFキャップをすべてのVDDとVDDQピンに使用します。