外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイド

ID 683216
日付 3/29/2024
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ドキュメント目次

9.1. I/Oのタイミング・クロージャーの概要

高速外部メモリー・インターフェイスのプリント回路基板を設計する際は、多くの敏感な信号を、多くの場合は限られた基板リソースで配線する必要があります。また、部品表で計算されるコストの削減には、より安価な材料を使用する必要があり、その結果、より広い範囲のPCB許容差をサポートする必要があります。新しいI/Oタイミング・クロージャー手法では、シミュレーションベースの方法により、ボードレイアウトがメモリー・インターフェイスIPの外部チャネル・シグナル・インテグリティー要件を満たす可能性が高いかを判断します。

ボードのシグナル・インテグリティーを評価するこのシミュレーションベースの手法は、 Intel Agilex® 7 FシリーズおよびIシリーズデバイスでの新しい手法です。以前の インテル® FPGAファミリーでは、独自のシミュレーションを実行してクロストークやISIなどのシグナル・インテグリティーの性能指数を特定し、それらをEMIFパラメーター・エディターに入力する必要がありました。その後、 Quartus® Primeタイミング・アナライザーで実行されるタイミング解析の一部として、チャネルバジェットが計算されていました。

Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPでは、外部I/Oチャネルのタイミング解析は、サインオフのタイミング解析フローの一部ではなくなっています。EMIF IPは現在、SPICEシミュレーションの一連の資料をボードのシグナル・インテグリティー評価に向けて生成します。これをPCBから抽出した内容と組み合わせて使用し、アイ・ダイアグラムを生成することができます。また、資料では、IPの設定とFPGAファミリーに適したアイマスクも提供します。それを使用し、受信側のアイに適切な電圧およびタイミングマージンがあるかを判断します。

ボードのシグナル・インテグリティー実現フロー

次の手順は、ボードのシグナル・インテグリティー実現フローを構成するタスクを大まかにまとめたものです。

  1. EMIF IPをメモリー・インターフェイスに合わせてパラメーター化し、デザイン例を生成することで、ボード・シグナル・インテグリティー (BSI) ファイルセットおよび合成RTLファイルセットを作成します。
  2. 合成のデザイン例を使用してインターフェイスの適切な位置を決定し、回路図のキャプチャーとメモリー・インターフェイスのPCBレイアウトを可能にします。
  3. メモリー・インターフェイスの初期レイアウトを作成すると、PCBの抽出内容が生成されます。これは、PCBのマルチポート・ネットワーク動作をキャプチャーするTouchstoneファイル形式です。
  4. 生成されるボード・シグナル・インテグリティーの資料では、これらの抽出内容を使用してアドレス/コマンド・パス、およびデータバスの書き込み動作と読み出し動作のアイ・ダイアグラムを生成します。
  5. メモリーとFPGAのIBISモデルをコンフィグレーションするSPICEシミュレーション・パラメーター、およびIPに一致する適切な入力スティミュラスが自動的に生成されます。
図 157. ボードのシグナル・インテグリティー実現フロー

ボードのシグナル・インテグリティー実現フローにより、必要に応じてデザインをすばやく反復することができます。スルーレート、デエンファシス、ドライブ強度、読み出し終端などのシグナル・インテグリティーの設定をパラメーター・エディターで調整し、新しいIPに固有のSPICEパラメーター・ファイルを使用してシミュレーションを再度行うことができます。IPを変更してもマスク・コンプライアンスを達成できない場合は、PCBの重要な領域を再配線し、更新された抽出モデルを使用してシミュレーションを繰り返すことができます。

この章の以降の項では、生成されるSPICEシミュレーションの付随資料、場合によっては必要になる変更とカスタマイズ、および生成されたアイ・ダイアグラムを評価する際のガイダンスについての詳細情報を提供します。