インテルのみ表示可能 — GUID: aep1598306992255
Ixiasoft
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9.4. ファイルの編成
最上位のパラメーター化ファイルはIPインスタンスの設定から派生するもので、そのIPに付随します。残りのファイルはすべてのIPインスタンスに共通で、.ZIPファイルとして合成ファイルセット内で提供され、IPに固有の名前が付けられています。
Quartus® Prime開発ソフトウェアのバージョン20.3以降における最上位のSPICEパラメーター化ファイルの位置と構造は次のとおりです。
altera_emif_arch_fm_<ip_version>/synth/<instance_name>_altera_emif_arch_fm_<ip_version>_<uniquification_code>_ip_parameter.datシミュレーションの資料を含む.ZIPファイルは、同じディレクトリーにあります。
altera_emif_arch_fm_<ip_version>/synth/<instance_name>_altera_emif_arch_fm_<ip_version>_<uniquification_code>_spice_files.zipファイル名 | 機能 |
---|---|
ユーザーが編集可能な資料 | |
membsi_ip_parameters.dat | IPパラメーターのインクルード・ファイルです。IPによって生成されたIP固有のパラメーター・ファイルの内容をこのファイルにコピーする必要があります。 |
pin_parasitics.dat | FPGAとメモリーパッケージのピンの寄生情報を含むインクルード・ファイルです。このファイルの内容は変更する必要があります。 |
finesim_options.inc | インクルード・ファイルで、SPICEシミュレーターのオプションを指定します。 |
トップレベルのシミュレーション・デッキ | |
ac_top.sp | アドレス/コマンド・シミュレーション向けのトップレベルのSPICEデッキです。 |
dq_wr_top.sp dq_2rank_wr_top.sp dq_4rank_wr_top.sp |
FPGA書き込み動作向けのトップレベルのSPICEデッキです。IP内のDQランク数に対応するファイルのみを使用します。 |
dq_rd_top.sp dq_2rank_rd_top.sp dq_4rank_rd_top.sp |
FPGA読み出し動作向けのトップレベルのSPICEデッキです。IP内のDQランク数に対応するファイルのみを使用します。 |
抽出モデル | |
ac_pcb_wrapper.sp | アドレス/コマンド・チャネルの12ライン抽出モデルです (メモリー・インターフェイスのレーン0)。 |
dq_pcb_wrapper.sp | データチャネルの12ライン抽出モデルです (ワーストケースのDQSグループ)。 |
ac_mr_conn_wrapper.sp | アドレス/コマンド・チャネルのマルチランク分岐点またはDIMMコネクターの抽出モデルです。 |
dq_mr_conn_wrapper.sp | データチャネルのマルチランク分岐点またはDIMMコネクターの抽出モデルです。 |
ac_dimm_flyby_wrapper.sp | VTT終端抵抗を含む、コンポーネント・インターフェイスのフライバイチャネルの抽出モデルです。もしくは、VTT終端抵抗を含むDIMM Rawカードの抽出モデルです。 |
dq_dimm_pkg_wrapper.sp | 現在使用されていません。 |
バッファーモデルのラッパー | |
tx_buffer.sp | 送信バッファーのIBISモデルおよびデータ・ジェネレーターのラッパーです。 |
rx_buffer.sp | 受信バッファーのIBISモデルのラッパーです。 |
lane_tx12.sp | 送信バッファー向けの12ライン・バンドル・ラッパーです。 |
lane_rx12.sp | 受信バッファー向けの12ライン・バンドル・ラッパーです。 |
パターン・ジェネレーター | |
dqs_wave.sp | フリーランニング・クロックのパターン・ジェネレーターです。 |
prbs_15.sp | PRBS-15のパターン・ジェネレーターです。32,768の疑似ランダムビットを生成します。 |
prbs_10_x3.sp | PRBS-10のパターン・ジェネレーターです。それぞれが1024疑似ランダムビットの完全なサイクルを3つ生成します (合計3,072ビット)。 |