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7.3.3.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのバンク
次の図は、すべてのバンクがピンにボンディングされている標準的な Intel Agilex® 7 FPGA FシリーズおよびIシリーズを表しています。

上の図において、左上隅の4レーンのグループ (バンク3Aの上側サブバンク) は、テストモードとAVSTコンフィグレーションに使用されるIO48ブロックを表しています。このサブバンクのすべてのI/Oレーンがコンフィグレーションに使用される場合、このバンクを外部メモリー・インターフェイスに使用することはできません。同様に、バンク3Aの下側サブバンクも外部メモリー・インターフェイスに使用することはできません。これは、特定のインターフェイスにおいてすべてのI/Oサブバンクは連続している必要があるためです。
上の図の赤い線は、外部メモリー・インターフェイスを形成するサブバンクのチェーン順序を示しています。ジッパーを横切ると、チェーン順序は反転します。
詳細は、 Intel Agilex® 7 FPGA EMIF IP - 製品アーキテクチャーの章を参照してください。