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1. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPについて
2. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – 概要
3. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - 製品アーキテクチャー
4. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - エンドユーザーの信号
5. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – メモリーIPのシミュレーション
6. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – DDR4のサポート
7. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – QDR-IVのサポート
8. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – タイミング・クロージャー
9. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – I/Oのタイミング・クロージャー
10. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – コントローラーの最適化
11. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - デバッグ
12. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイド・アーカイブ
13. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイドの改訂履歴
3.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: 概要
3.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのシーケンサー
3.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのキャリブレーション
3.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのコントローラー
3.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるユーザーが要求するリセット
3.6. ハード・プロセッサー・サブシステム向け Intel Agilex® 7 FシリーズおよびIシリーズEMIF
3.7. ハードPHYでのカスタム・コントローラーの使用
3.1.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/Oサブシステム
3.1.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/O SSM
3.1.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/Oバンク
3.1.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/Oレーン
3.1.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: 入力DQSクロックツリー
3.1.6. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: PHYクロックツリー
3.1.7. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク
3.1.8. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: クロックの位相アライメント
3.3.4.3.1. キャリブレーション・レポートの情報を使用してのキャリブレーション・エラーのデバッグ
3.3.4.3.2. アドレスおよびコマンドのレベリング・キャリブレーション・エラーのデバッグ
3.3.4.3.3. アドレスおよびコマンドのデスキューエラーのデバッグ
3.3.4.3.4. DQSイネーブルエラーのデバッグ
3.3.4.3.5. 読み出しのデスキュー・キャリブレーション・エラーのデバッグ
3.3.4.3.6. VREFINキャリブレーション・エラーのデバッグ
3.3.4.3.7. LFIFOキャリブレーション・エラーのデバッグ
3.3.4.3.8. 書き込みレベリングエラーのデバッグ
3.3.4.3.9. 書き込みのデスキュー・キャリブレーション・エラーのデバッグ
3.3.4.3.10. VREFOUTキャリブレーション・エラーのデバッグ
4.1.1.1. DDR4のlocal_reset_req
4.1.1.2. DDR4のlocal_reset_status
4.1.1.3. DDR4のpll_ref_clk
4.1.1.4. DDR4のpll_locked
4.1.1.5. DDR4のac_parity_err
4.1.1.6. DDR4のoct
4.1.1.7. DDR4のmem
4.1.1.8. DDR4のstatus
4.1.1.9. DDR4のafi_reset_n
4.1.1.10. DDR4のafi_clk
4.1.1.11. DDR4のafi_half_clk
4.1.1.12. DDR4のafi
4.1.1.13. DDR4のemif_usr_reset_n
4.1.1.14. DDR4のemif_usr_clk
4.1.1.15. DDR4のctrl_amm
4.1.1.16. DDR4のctrl_amm_aux
4.1.1.17. DDR4のctrl_auto_precharge
4.1.1.18. DDR4のctrl_user_priority
4.1.1.19. DDR4のctrl_ecc_user_interrupt
4.1.1.20. DDR4のctrl_ecc_readdataerror
4.1.1.21. DDR4のctrl_ecc_status
4.1.1.22. DDR4のctrl_mmr_slave
4.1.1.23. DDR4のhps_emif
4.1.1.24. DDR4のemif_calbus
4.1.1.25. DDR4のemif_calbus_clk
4.1.2.1. QDR-IVのlocal_reset_req
4.1.2.2. QDR-IVのlocal_reset_status
4.1.2.3. QDR-IVのpll_ref_clk
4.1.2.4. QDR-IVのpll_locked
4.1.2.5. QDR-IVのoct
4.1.2.6. QDR-IVのmem
4.1.2.7. QDR-IVのstatus
4.1.2.8. QDR-IVのafi_reset_n
4.1.2.9. QDR-IVのafi_clk
4.1.2.10. QDR-IVのafi_half_clk
4.1.2.11. QDR-IVのafi
4.1.2.12. QDR-IVのemif_usr_reset_n
4.1.2.13. QDR-IVのemif_usr_clk
4.1.2.14. QDR-IVのctrl_amm
4.1.2.15. QDR-IVのemif_calbus
4.1.2.16. QDR-IVのemif_calbus_clk
4.4.1. ctrlcfg0
4.4.2. ctrlcfg1
4.4.3. dramtiming0
4.4.4. sbcfg1
4.4.5. caltiming0
4.4.6. caltiming1
4.4.7. caltiming2
4.4.8. caltiming3
4.4.9. caltiming4
4.4.10. caltiming9
4.4.11. dramaddrw
4.4.12. sideband0
4.4.13. sideband1
4.4.14. sideband4
4.4.15. sideband6
4.4.16. sideband7
4.4.17. sideband9
4.4.18. sideband11
4.4.19. sideband12
4.4.20. sideband13
4.4.21. sideband14
4.4.22. dramsts
4.4.23. niosreserve0
4.4.24. niosreserve1
4.4.25. sideband16
4.4.26. ecc3: ECCエラーおよび割り込みのコンフィグレーション
4.4.27. ecc4: ステータスとエラー情報
4.4.28. ecc5: 最新のSBEまたはDBEのアドレス
4.4.29. ecc6: 最新のドロップされた訂正コマンドのアドレス
4.4.30. ecc7: 最新のSBEまたはDBEのアドレスの拡張
4.4.31. ecc8: 最新のドロップされた訂正コマンドのアドレスの拡張
6.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのパラメーターの説明
6.2. Intel Agilex® 7 FシリーズおよびIシリーズExternal Memory Interfaces Intel Calibration IPのパラメーター
6.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF DDR4 IPにおけるレジスターマップのIP-XACTのサポート
6.4. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのピンおよびリソースのプランニング
6.5. DDR4ボードのデザイン・ガイドライン
6.1.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: General
6.1.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Memory
6.1.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Mem I/O
6.1.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: FPGA I/O
6.1.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Mem Timing
6.1.6. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Controller
6.1.7. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Diagnostics
6.1.8. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Example Designs
7.1.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: General
7.1.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Memory
7.1.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: FPGA I/O
7.1.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Mem Timing
7.1.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Controller
7.1.6. Intel Agilex® 7 FシリーズおよびIシリーズ EMIF IPにおけるQDR-IVのパラメーター: Diagnostics
7.1.7. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Example Designs
11.1. インターフェイスのコンフィグレーションにおける性能の問題
11.2. 機能的な問題の評価
11.3. タイミング問題の特徴
11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証
11.5. ハードウェアのデバッグ・ガイドライン
11.6. ハードウェアの問題の分類
11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ
11.8. デフォルトのトラフィック・ジェネレーターの使用
11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用
11.10. EMIFオンチップ・デバッグ・ポート
11.11. Efficiency Monitor
11.7.4.3.1. キャリブレーション・レポートの情報を使用してのキャリブレーション・エラーのデバッグ
11.7.4.3.2. アドレスおよびコマンドのレベリング・キャリブレーション・エラーのデバッグ
11.7.4.3.3. アドレスおよびコマンドのデスキューエラーのデバッグ
11.7.4.3.4. DQSイネーブルエラーのデバッグ
11.7.4.3.5. 読み出しのデスキュー・キャリブレーション・エラーのデバッグ
11.7.4.3.6. VREFINキャリブレーション・エラーのデバッグ
11.7.4.3.7. LFIFOキャリブレーション・エラーのデバッグ
11.7.4.3.8. 書き込みレベリングエラーのデバッグ
11.7.4.3.9. 書き込みのデスキュー・キャリブレーション・エラーのデバッグ
11.7.4.3.10. VREFOUTキャリブレーション・エラーのデバッグ
インテルのみ表示可能 — GUID: mtg1597768793553
Ixiasoft
7.1.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Controller
表示名 | 詳細 |
---|---|
Maximum Avalon-MM burst length | Avalon-MMバスの最大バースト長を指定します。これをFIFOのコンフィグレーションに使用し、最大データバーストを管理できるようにします。FIFOが長くなるにつれ、コアロジックがより多く必要になります。(識別子: CTRL_QDR4_AVL_MAX_BURST_COUNT) |
Generate power-of-2 data bus widths for Qsys | 有効になっている場合、Avalonデータバス幅は直近の2のべき乗に切り捨てられます。データバス内のシンボルの幅もまた、直近の2のべき乗に切り捨てられます。このオプションは、データバスとシンボルの幅を2のべき乗にする必要があるプラットフォーム・デザイナー・インターコネクト・コンポーネントにメモリー・インターフェイスを接続することを想定している場合にのみ有効にします。このオプションを有効にすると、メモリーデバイスの密度を最大限に活用できません。 例えば、x36のデータ幅でこのパラメーターを選択すると、Avalonデータバスは256ビットに定義されます。この場合、データ幅の上位4ビットが無視されます。 (識別子: CTRL_QDR4_AVL_ENABLE_POWER_OF_TWO_BUS) |
Additional read-after-write turnaround time | (シングルポートの) データバスを書き込みから読み出しに切り替える際に追加されるアイドル・メモリー・サイクル数を指定します。(識別子: CTRL_QDR4_ADD_RAW_TURNAROUND_DELAY_CYC) |
Additional write-after-read turnaround time | (シングルポートの) データバスを読み出しから書き込みに切り替える際に追加されるアイドル・メモリー・サイクル数を指定します。(識別子: CTRL_QDR4_ADD_WAR_TURNAROUND_DELAY_CYC) |