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1. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPについて
2. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – 概要
3. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - 製品アーキテクチャー
4. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - エンドユーザーの信号
5. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – メモリーIPのシミュレーション
6. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – DDR4のサポート
7. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – QDR-IVのサポート
8. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – タイミング・クロージャー
9. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – I/Oのタイミング・クロージャー
10. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – コントローラーの最適化
11. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - デバッグ
12. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイド・アーカイブ
13. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイドの改訂履歴
3.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: 概要
3.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのシーケンサー
3.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのキャリブレーション
3.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのコントローラー
3.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるユーザーが要求するリセット
3.6. ハード・プロセッサー・サブシステム向け Intel Agilex® 7 FシリーズおよびIシリーズEMIF
3.7. ハードPHYでのカスタム・コントローラーの使用
3.1.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/Oサブシステム
3.1.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/O SSM
3.1.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/Oバンク
3.1.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/Oレーン
3.1.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: 入力DQSクロックツリー
3.1.6. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: PHYクロックツリー
3.1.7. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク
3.1.8. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: クロックの位相アライメント
3.3.4.3.1. キャリブレーション・レポートの情報を使用してのキャリブレーション・エラーのデバッグ
3.3.4.3.2. アドレスおよびコマンドのレベリング・キャリブレーション・エラーのデバッグ
3.3.4.3.3. アドレスおよびコマンドのデスキューエラーのデバッグ
3.3.4.3.4. DQSイネーブルエラーのデバッグ
3.3.4.3.5. 読み出しのデスキュー・キャリブレーション・エラーのデバッグ
3.3.4.3.6. VREFINキャリブレーション・エラーのデバッグ
3.3.4.3.7. LFIFOキャリブレーション・エラーのデバッグ
3.3.4.3.8. 書き込みレベリングエラーのデバッグ
3.3.4.3.9. 書き込みのデスキュー・キャリブレーション・エラーのデバッグ
3.3.4.3.10. VREFOUTキャリブレーション・エラーのデバッグ
4.1.1.1. DDR4のlocal_reset_req
4.1.1.2. DDR4のlocal_reset_status
4.1.1.3. DDR4のpll_ref_clk
4.1.1.4. DDR4のpll_locked
4.1.1.5. DDR4のac_parity_err
4.1.1.6. DDR4のoct
4.1.1.7. DDR4のmem
4.1.1.8. DDR4のstatus
4.1.1.9. DDR4のafi_reset_n
4.1.1.10. DDR4のafi_clk
4.1.1.11. DDR4のafi_half_clk
4.1.1.12. DDR4のafi
4.1.1.13. DDR4のemif_usr_reset_n
4.1.1.14. DDR4のemif_usr_clk
4.1.1.15. DDR4のctrl_amm
4.1.1.16. DDR4のctrl_amm_aux
4.1.1.17. DDR4のctrl_auto_precharge
4.1.1.18. DDR4のctrl_user_priority
4.1.1.19. DDR4のctrl_ecc_user_interrupt
4.1.1.20. DDR4のctrl_ecc_readdataerror
4.1.1.21. DDR4のctrl_ecc_status
4.1.1.22. DDR4のctrl_mmr_slave
4.1.1.23. DDR4のhps_emif
4.1.1.24. DDR4のemif_calbus
4.1.1.25. DDR4のemif_calbus_clk
4.1.2.1. QDR-IVのlocal_reset_req
4.1.2.2. QDR-IVのlocal_reset_status
4.1.2.3. QDR-IVのpll_ref_clk
4.1.2.4. QDR-IVのpll_locked
4.1.2.5. QDR-IVのoct
4.1.2.6. QDR-IVのmem
4.1.2.7. QDR-IVのstatus
4.1.2.8. QDR-IVのafi_reset_n
4.1.2.9. QDR-IVのafi_clk
4.1.2.10. QDR-IVのafi_half_clk
4.1.2.11. QDR-IVのafi
4.1.2.12. QDR-IVのemif_usr_reset_n
4.1.2.13. QDR-IVのemif_usr_clk
4.1.2.14. QDR-IVのctrl_amm
4.1.2.15. QDR-IVのemif_calbus
4.1.2.16. QDR-IVのemif_calbus_clk
4.4.1. ctrlcfg0
4.4.2. ctrlcfg1
4.4.3. dramtiming0
4.4.4. sbcfg1
4.4.5. caltiming0
4.4.6. caltiming1
4.4.7. caltiming2
4.4.8. caltiming3
4.4.9. caltiming4
4.4.10. caltiming9
4.4.11. dramaddrw
4.4.12. sideband0
4.4.13. sideband1
4.4.14. sideband4
4.4.15. sideband6
4.4.16. sideband7
4.4.17. sideband9
4.4.18. sideband11
4.4.19. sideband12
4.4.20. sideband13
4.4.21. sideband14
4.4.22. dramsts
4.4.23. niosreserve0
4.4.24. niosreserve1
4.4.25. sideband16
4.4.26. ecc3: ECCエラーおよび割り込みのコンフィグレーション
4.4.27. ecc4: ステータスとエラー情報
4.4.28. ecc5: 最新のSBEまたはDBEのアドレス
4.4.29. ecc6: 最新のドロップされた訂正コマンドのアドレス
4.4.30. ecc7: 最新のSBEまたはDBEのアドレスの拡張
4.4.31. ecc8: 最新のドロップされた訂正コマンドのアドレスの拡張
6.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのパラメーターの説明
6.2. Intel Agilex® 7 FシリーズおよびIシリーズExternal Memory Interfaces Intel Calibration IPのパラメーター
6.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF DDR4 IPにおけるレジスターマップのIP-XACTのサポート
6.4. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのピンおよびリソースのプランニング
6.5. DDR4ボードのデザイン・ガイドライン
6.1.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: General
6.1.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Memory
6.1.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Mem I/O
6.1.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: FPGA I/O
6.1.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Mem Timing
6.1.6. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Controller
6.1.7. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Diagnostics
6.1.8. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Example Designs
7.1.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: General
7.1.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Memory
7.1.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: FPGA I/O
7.1.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Mem Timing
7.1.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Controller
7.1.6. Intel Agilex® 7 FシリーズおよびIシリーズ EMIF IPにおけるQDR-IVのパラメーター: Diagnostics
7.1.7. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Example Designs
11.1. インターフェイスのコンフィグレーションにおける性能の問題
11.2. 機能的な問題の評価
11.3. タイミング問題の特徴
11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証
11.5. ハードウェアのデバッグ・ガイドライン
11.6. ハードウェアの問題の分類
11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ
11.8. デフォルトのトラフィック・ジェネレーターの使用
11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用
11.10. EMIFオンチップ・デバッグ・ポート
11.11. Efficiency Monitor
11.7.4.3.1. キャリブレーション・レポートの情報を使用してのキャリブレーション・エラーのデバッグ
11.7.4.3.2. アドレスおよびコマンドのレベリング・キャリブレーション・エラーのデバッグ
11.7.4.3.3. アドレスおよびコマンドのデスキューエラーのデバッグ
11.7.4.3.4. DQSイネーブルエラーのデバッグ
11.7.4.3.5. 読み出しのデスキュー・キャリブレーション・エラーのデバッグ
11.7.4.3.6. VREFINキャリブレーション・エラーのデバッグ
11.7.4.3.7. LFIFOキャリブレーション・エラーのデバッグ
11.7.4.3.8. 書き込みレベリングエラーのデバッグ
11.7.4.3.9. 書き込みのデスキュー・キャリブレーション・エラーのデバッグ
11.7.4.3.10. VREFOUTキャリブレーション・エラーのデバッグ
インテルのみ表示可能 — GUID: moe1597768785460
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6.1.6. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Controller
表示名 | 詳細 |
---|---|
Enable Auto Power-Down | このパラメーターを有効にすると、アイドル状態でコントローラーのクロックサイクルが指定されている数に達した場合に、コントローラーは自動的にメモリーデバイスをパワーダウン・モードにします。アイドル待機時間はコンフィグレーション可能です。自動パワーダウンに入るには、すべてのランクがアイドル状態でなければなりません。(識別子: CTRL_DDR4_AUTO_POWER_DOWN_EN) |
Auto Power-Down Cycles | メモリーデバイスがパワーダウン・モードに入るまでのアイドルのコントローラー・サイクル数を指定します。アイドル待機時間はコンフィグレーション可能です。サポートされるサイクル数の範囲は1から65534です。(識別子: CTRL_DDR4_AUTO_POWER_DOWN_CYCS) |
表示名 | 詳細 |
---|---|
Enable User Refresh Control | 有効にすると、ユーザーロジックは完全な制御を得て、MMRインターフェイスを介してメモリーデバイスに適切なリフレッシュ・コマンドを発行する役割を担います。この機能により、ワーストケースの読み出しレイテンシーに対する制御が強化され、アイドル期間中にリフレッシュ・バーストを発行できるようになります。(識別子: CTRL_DDR4_USER_REFRESH_EN) |
Enable Auto-Precharge Control | このパラメーターを選択し、コントローラーのトップレベルでオートプリチャージ制御を有効にします。読み出しまたは書き込みバーストの要求時にオートプリチャージ制御信号をアサートすると、読み出しまたは書き込みバーストの最後にコントローラーが現在開いているページを閉じる必要があるか (オートプリチャージ) を指定することができます。これにより、同じバンクの異なるページへの今後のアクセスが早くなる可能性があります。(識別子: CTRL_DDR4_AUTO_PRECHARGE_EN) |
Address Ordering | Avalonのアドレスとメモリーデバイスのアドレス間のマッピングを制御します。このパラメーターの値を変更することで、Avalon-MMアドレスとDRAMアドレス間のマッピングを変更することができます。 CS = チップセレクト、CID = 3DS/TSVデバイスのチップID、BG = バンクグループ・アドレス、Bank = バンクアドレス、Row = 行アドレス、Col = 列アドレス (識別子: CTRL_DDR4_ADDR_ORDER_ENUM) |
Enable Reordering | このパラメーターを有効にし、コントローラーでコマンドとデータの並べ替えを実行できるようにします。並べ替えにより、バスのターンアラウンド・タイムおよび行とバンクの切り替え時間が短縮されるため、効率を向上させることが可能です。データの並べ替えにより、シングルポート・メモリー・コントローラーは読み出しおよび書き込みコマンドの順序を変更することができるため、最高の効率が実現します。コマンドの並べ替えにより、コントローラーは着信パターンに基づきバンク管理コマンドを早期に発行できるため、コマンドがメモリー・インターフェイスに到達した際には、メモリー内の目的の行がすでに開いています。詳細に関しては、EMIF HandbookのData Reorderingの内容を参照してください。(識別子: CTRL_DDR4_REORDER_EN) |
Starvation limit for each command | 待機中のコマンドを処理する前に処理できるコマンドの数を指定します。コントローラーはカウンターを使用し、事前に定義されている間隔後にすべての要求が処理されることを保証します。これにより、データの並べ替えによる効率化を行う際に優先度の低い要求が無視されないようにします。このパラメーターの有効な範囲は1から63です。詳細に関しては、EMIF HandbookのStarvation Controlの内容を参照してください。(識別子: CTRL_DDR4_STARVE_LIMIT) |
Enable Command Priority Control | このパラメーターを選択し、ユーザーが要求するコマンドの優先制御をコントローラーのトップレベルで有効にします。このパラメーターは、読み出しまたは書き込み要求を優先度の高い要求として処理するようにコントローラーに指示します。コントローラーは、優先度の高い要求がより早く満たされるようにすることで、レイテンシーを短縮します。このインターフェイスは、外部メモリー・インターフェイスIPが読み出しまたは書き込み要求を優先度の高いコマンドとして処理するタイミングを決定するロジックブロックのコンジットに接続します。(識別子: CTRL_DDR4_USER_PRIORITY_EN) |
Enable controller major mode | 読み出しおよび書き込みコマンドのフロー制御をコマンドアービターで有効にし、ターンアラウンド・タイムを短縮します。それにより、ランダム・トラフィック・パターンの効率を向上させます。(識別子: CRTL_DDR4_MAJOR_MODE_EN) |
Enable controller post-pay refresh | この機能により、コントローラーは、リフレッシュを遅らせてメインバンドのアクティビティーを優先したり、トラフィックがアイドル状態の際に複数のリフレッシュを発行したりすることができます。これにより、HMCの効率を向上させます。(識別子: CRTL_DDR4_POST_REFRESH_EN) |
Post-pay refresh lower limit | コントローラーのリフレッシュしきい値 (低) で、メモリーデバイスへのストリーミング・リフレッシュを停止するものです。(識別子: CRTL_DDR4_POST_REFRESH_LOWER_LIMIT) |
Post-pay refresh upper limit | コントローラーのパニック・リフレッシュしきい値で、メモリーデバイスへの蓄積リフレッシュのストリーミングを開始するものです。(識別子: CRTL_DDR4_POST_REFRESH_UPPER_LIMIT) |
Enable controller pre-pay refresh | この機能により、コントローラーは、リフレッシュを引き寄せメインバンドのアクティビティーを優先したり、トラフィックがアイドル状態の際に複数のリフレッシュを発行したりすることができます。これにより、HMCの効率を向上させます。(識別子: CRTL_DDR4_PRE_REFRESH_EN) |
Refresh pre-pay upper limit | コントローラーのリフレッシュしきい値で、メモリーデバイスへの繰り上げリフレッシュのストリーミングを停止するものです。(識別子: CRTL_DDR4_PRE_REFRESH_UPPER_LIMIT) |
表示名 | 詳細 |
---|---|
Enable Memory-Mapped Configuration and Status Register (MMR) Interface | このパラメーターを有効にし、メモリー・タイミング・パラメーター、メモリー・アドレス・サイズ、モードレジスター設定、コントローラー・ステータスを変更または読み取り、サイドバンド動作を要求します。(識別子: CTRL_DDR4_MMR_EN) |
Enable Error Detection and Correction Logic with ECC | シングルビット・エラー訂正とダブルビット・エラー検出の誤り訂正コード (ECC) を有効にします。ECCはソフトロジックとして実装されます。(識別子: CTRL_DDR4_ECC_EN) |
Enable Auto Error Correction to External Memory | シングルビット・エラーが検出された場合に、コントローラーが外部メモリーへの書き戻しを自動的にスケジュールし実行することを指定します。このオプションが有効か無効かにかかわらず、ECCの機能は常に、読み出しデータをユーザーロジックに返す前にシングルビット・エラーを訂正します。(識別子: CTRL_DDR4_ECC_AUTO_CORRECTION_EN) |
Enable ctrl_ecc_readdataerror signal to indicate uncorrectable data errors | このオプションを選択し、ctrl_ecc_readdataerror信号をコントローラーのトップレベルで有効にします。この信号のタイミングは、コントローラーのAvalonメモリーマップド・インターフェイスの読み出しデータ有効信号と同じであり、Highにアサートされている場合は、同じサイクルでコントローラーから返された読み出しデータにECCロジックで訂正できないエラーが含まれていることを示します。(識別子: CTRL_DDR4_ECC_READDATAERROR_EN) |
Export error-correction code (ECC) status ports | このパラメーターを有効にして、ECCステータスポートをエクスポートします。(識別子: CRTL_DDR4_ECC_STATUS_EN) |
表示名 | 詳細 |
---|---|
Additional read-to-write turnaround time (same rank) | 同じ論理ランク内で読み出しから書き込みにデータバスを切り替える際に追加されるアイドルのコントローラー (DRAMではありません) サイクル数を指定します。これは、お使いのボードトポロジーに固有のバス競合問題の解決に役立ちます。値はデフォルトに追加され、自動的に計算されます。問題が発生していることが疑われる場合を除き、デフォルトの設定を使用します。(識別子: CTRL_DDR4_RD_TO_WR_SAME_CHIP_DELTA_CYCS) |
Additional write-to-read turnaround time (same rank) | 同じ論理ランク内で書き込みから読み出しにデータバスを切り替える際に追加されるアイドルのコントローラー (DRAMではありません) サイクル数を指定します。これは、お使いのボードトポロジーに固有のバス競合問題の解決に役立ちます。値はデフォルトに追加され、自動的に計算されます。問題が発生していることが疑われる場合を除き、デフォルトの設定を使用します。(識別子: CTRL_DDR4_WR_TO_RD_SAME_CHIP_DELTA_CYCS) |
Additional read-to-read turnaround time (different ranks) | 1つの論理ランクの読み出しから別の論理ランクの読み出しにデータバスを切り替える際に追加されるアイドルのコントローラー (DRAMではありません) サイクル数を指定します。これは、お使いのボードトポロジーに固有のバス競合問題の解決に役立ちます。値はデフォルトに追加され、自動的に計算されます。問題が発生していることが疑われる場合を除き、デフォルトの設定を使用します。(識別子: CTRL_DDR4_RD_TO_RD_DIFF_CHIP_DELTA_CYCS) |
Additional read-to-write turnaround time (different ranks) | 1つの論理ランクの読み出しから別の論理ランクの書き込みにデータバスを切り替える際に追加されるアイドルのコントローラー (DRAMではありません) サイクル数を指定します。これは、お使いのボードトポロジーに固有のバス競合問題の解決に役立ちます。値はデフォルトに追加され、自動的に計算されます。問題が発生していることが疑われる場合を除き、デフォルトの設定を使用します。(識別子: CTRL_DDR4_RD_TO_WR_DIFF_CHIP_DELTA_CYCS) |
Additional write-to-write turnaround time (different ranks) | 1つの論理ランクの書き込みから別の論理ランクの書き込みにデータバスを切り替える際に追加されるアイドルのコントローラー (DRAMではありません) サイクル数を指定します。これは、お使いのボードトポロジーに固有のバス競合問題の解決に役立ちます。値はデフォルトに追加され、自動的に計算されます。問題が発生していることが疑われる場合を除き、デフォルトの設定を使用します。(識別子: CTRL_DDR4_WR_TO_WR_DIFF_CHIP_DELTA_CYCS) |
Additional write-to-read turnaround time (different ranks) | 1つの論理ランクの書き込みから別の論理ランクの読み出しにデータバスを切り替える際に追加されるアイドルのコントローラー (DRAMではありません) サイクル数を指定します。これは、お使いのボードトポロジーに固有のバス競合問題の解決に役立ちます。値はデフォルトに追加され、自動的に計算されます。問題が発生していることが疑われる場合を除き、デフォルトの設定を使用します。(識別子: CTRL_DDR4_WR_TO_RD_DIFF_CHIP_DELTA_CYCS) |