外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイド

ID 683216
日付 3/29/2024
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ドキュメント目次

11.3.1. FPGAのタイミング問題の評価

インテル® が公開している性能の範囲をデザインが超えている場合、または Quartus® Prime開発ソフトウェアで暫定的なタイミングモデルのサポートのみが提供されるデバイスを使用している場合を除き、 インテル® が提供するIPで問題が発生することは通常ありません。 ただし、次の状況ではタイミングの問題が発生する可能性があります。
  • .sdcファイルが不適切に Quartus® Primeプロジェクトに追加されている
  • Quartus® Primeの解析と合成の設定が不正確である
  • Quartus® Primeのフィッターの設定が不正確である

これらの問題についてはすべて、適切なユーザーガイドを参照して推奨される設定の詳細を確認してください。また、次の手順に従います。

  1. IPで生成された .sdc ファイルが、プロジェクト・ウィンドウに含める Quartus® Primeタイミング・アナライザー・ファイルにリストされていることを確認します。
  2. 次のように設定をコンフィグレーションし、デザインでタイミングを収束させます。
      1. Assignmentsメニューで、Settingsをクリックします。
      2. Categoryリストで、Compiler Settingsをクリックします。
      3. Optimization mode > Performance > High Performance Effortを選択します。
      1. Assignmentsメニューで、Settingsをクリックします。
      2. Categoryリストで、Compiler Settings > Advanced Settings (Synthesis). をクリックします。
      3. Optimization Techniqueには、Speedを選択します。
      1. Assignmentsメニューで、Settingsをクリックします。
      2. Categoryリストで、Compiler Settings > Advanced Settings (Fitter) をクリックします。
      3. Physical Placement Effortには、High Effort/Maximum Effortを選択します。
  3. Timing Analyzer Report Ignored Constraintsを使用し、.sdcファイルが正常に適用されていることを確認します。
  4. Timing Analyzer Report Unconstrained Pathsを使用し、クリティカル・パスがすべて正しく制約されていることを確認します。

以下の条件のいずれかに該当する場合は、より複雑なタイミング問題が発生する可能性があります。

  • デザインに複数のPHYまたはコア・プロジェクトが含まれている
  • リソース使用量が多いデバイスである
  • 大きなダイサイズで、幅が広く、分散して、最大パフォーマンスのインターフェイスがデザインに含まれている

上記の場合はいずれも、PHYまたはコントローラーをFPGA周囲に分配する際に、最適ではない配置結果になる可能性があります。このような問題を評価するには、自動生成されたデザイン例の最上位ファイルのみにデザインを簡略化して、コアがタイミングを満たし、インターフェイスが機能するかを確認します。これに失敗した場合は、より根本的なタイミングの問題が存在することを意味します。スタンドアロンのデザインでコアのタイミングに合格する場合は、この配置およびフィットと完全なデザインの違いを評価します。

Logic Lock領域、もしくはデザイン・パーティションを使用して、メモリー・コントローラーの配置をより適切に定義します。インターフェイスをスタンドアロンで配置後に、ほかのインターフェイスでも繰り返し、結合して、最後にデザインの残りの部分を追加します。

また、フィッターのシードを使用して、配置およびルーターの努力乗数を引き上げます。