外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイド

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ID 683216
日付 3/29/2024
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ドキュメント目次
ドキュメント目次 x
1. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPについて 2. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – 概要 3. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - 製品アーキテクチャー 4. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - エンドユーザーの信号 5. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – メモリーIPのシミュレーション 6. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – DDR4のサポート 7. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – QDR-IVのサポート 8. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – タイミング・クロージャー 9. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – I/Oのタイミング・クロージャー 10. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – コントローラーの最適化 11. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - デバッグ 12. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイド・アーカイブ 13. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイドの改訂履歴
1. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPについて x
1.1. リリース情報
2. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – 概要 x
2.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのプロトコルと機能のサポート 2.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのデザインフロー 2.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのデザイン・チェックリスト
3. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - 製品アーキテクチャー x
3.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: 概要 3.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのシーケンサー 3.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのキャリブレーション 3.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのコントローラー 3.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるユーザーが要求するリセット 3.6. ハード・プロセッサー・サブシステム向け Intel Agilex® 7 FシリーズおよびIシリーズEMIF 3.7. ハードPHYでのカスタム・コントローラーの使用
3.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: 概要 x
3.1.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/Oサブシステム 3.1.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/O SSM 3.1.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/Oバンク 3.1.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/Oレーン 3.1.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: 入力DQSクロックツリー 3.1.6. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: PHYクロックツリー 3.1.7. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク 3.1.8. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: クロックの位相アライメント
3.1.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/Oレーン x
3.1.4.1. AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項
3.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのキャリブレーション x
3.3.1. Intel Agilex® 7 FシリーズおよびIシリーズのキャリブレーションの段階 3.3.2. Intel Agilex® 7 FシリーズおよびIシリーズのキャリブレーションにおける段階の説明 3.3.3. Intel Agilex® 7 FシリーズおよびIシリーズにおけるキャリブレーションのフローチャート 3.3.4. Intel Agilex® 7 FシリーズおよびIシリーズにおけるキャリブレーション・アルゴリズム
3.3.4. Intel Agilex® 7 FシリーズおよびIシリーズにおけるキャリブレーション・アルゴリズム x
3.3.4.1. DDR4のキャリブレーション・アルゴリズム 3.3.4.2. QDR-IVのキャリブレーション・アルゴリズム 3.3.4.3. キャリブレーションの問題をデバッグするためのガイドライン
3.3.4.1. DDR4のキャリブレーション・アルゴリズム x
3.3.4.1.1. DDR4読み出しキャリブレーション 3.3.4.1.2. DDR4書き込みキャリブレーション
3.3.4.2. QDR-IVのキャリブレーション・アルゴリズム x
3.3.4.2.1. QDR-IV読み出しキャリブレーション 3.3.4.2.2. QDR-IV書き込みキャリブレーション
3.3.4.3. キャリブレーションの問題をデバッグするためのガイドライン x
3.3.4.3.1. キャリブレーション・レポートの情報を使用してのキャリブレーション・エラーのデバッグ 3.3.4.3.2. アドレスおよびコマンドのレベリング・キャリブレーション・エラーのデバッグ 3.3.4.3.3. アドレスおよびコマンドのデスキューエラーのデバッグ 3.3.4.3.4. DQSイネーブルエラーのデバッグ 3.3.4.3.5. 読み出しのデスキュー・キャリブレーション・エラーのデバッグ 3.3.4.3.6. VREFINキャリブレーション・エラーのデバッグ 3.3.4.3.7. LFIFOキャリブレーション・エラーのデバッグ 3.3.4.3.8. 書き込みレベリングエラーのデバッグ 3.3.4.3.9. 書き込みのデスキュー・キャリブレーション・エラーのデバッグ 3.3.4.3.10. VREFOUTキャリブレーション・エラーのデバッグ
3.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのコントローラー x
3.4.1. ハード・メモリー・コントローラー 3.4.2. Intel Agilex® 7 FシリーズおよびIシリーズ・ハード・メモリー・コントローラーのレート変換機能
3.4.1. ハード・メモリー・コントローラー x
3.4.1.1. ハード・メモリー・コントローラーの機能 3.4.1.2. ハード・メモリー・コントローラーのメイン制御パス 3.4.1.3. データ・バッファー・コントローラー
3.6. ハード・プロセッサー・サブシステム向け Intel Agilex® 7 FシリーズおよびIシリーズEMIF x
3.6.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPとHPSにおけるI/Oバンク使用時の制約
4. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - エンドユーザーの信号 x
4.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのインターフェイスと信号の説明 4.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのAFI信号 4.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IP AFI 4.0のタイミング図 4.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのメモリーマップド・レジスター (MMR) 一覧
4.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのインターフェイスと信号の説明 x
4.1.1. DDR4に対する Intel Agilex® 7 EMIF IPインターフェイス 4.1.2. QDR-IVに対する Intel Agilex® 7 EMIF IPインターフェイス
4.1.1. DDR4に対する Intel Agilex® 7 EMIF IPインターフェイス x
4.1.1.1. DDR4のlocal_reset_req 4.1.1.2. DDR4のlocal_reset_status 4.1.1.3. DDR4のpll_ref_clk 4.1.1.4. DDR4のpll_locked 4.1.1.5. DDR4のac_parity_err 4.1.1.6. DDR4のoct 4.1.1.7. DDR4のmem 4.1.1.8. DDR4のstatus 4.1.1.9. DDR4のafi_reset_n 4.1.1.10. DDR4のafi_clk 4.1.1.11. DDR4のafi_half_clk 4.1.1.12. DDR4のafi 4.1.1.13. DDR4のemif_usr_reset_n 4.1.1.14. DDR4のemif_usr_clk 4.1.1.15. DDR4のctrl_amm 4.1.1.16. DDR4のctrl_amm_aux 4.1.1.17. DDR4のctrl_auto_precharge 4.1.1.18. DDR4のctrl_user_priority 4.1.1.19. DDR4のctrl_ecc_user_interrupt 4.1.1.20. DDR4のctrl_ecc_readdataerror 4.1.1.21. DDR4のctrl_ecc_status 4.1.1.22. DDR4のctrl_mmr_slave 4.1.1.23. DDR4のhps_emif 4.1.1.24. DDR4のemif_calbus 4.1.1.25. DDR4のemif_calbus_clk
4.1.2. QDR-IVに対する Intel Agilex® 7 EMIF IPインターフェイス x
4.1.2.1. QDR-IVのlocal_reset_req 4.1.2.2. QDR-IVのlocal_reset_status 4.1.2.3. QDR-IVのpll_ref_clk 4.1.2.4. QDR-IVのpll_locked 4.1.2.5. QDR-IVのoct 4.1.2.6. QDR-IVのmem 4.1.2.7. QDR-IVのstatus 4.1.2.8. QDR-IVのafi_reset_n 4.1.2.9. QDR-IVのafi_clk 4.1.2.10. QDR-IVのafi_half_clk 4.1.2.11. QDR-IVのafi 4.1.2.12. QDR-IVのemif_usr_reset_n 4.1.2.13. QDR-IVのemif_usr_clk 4.1.2.14. QDR-IVのctrl_amm 4.1.2.15. QDR-IVのemif_calbus 4.1.2.16. QDR-IVのemif_calbus_clk
4.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのAFI信号 x
4.2.1. AFIのクロック信号とリセット信号 4.2.2. AFIのアドレスおよびコマンド信号 4.2.3. AFIの書き込みデータ信号 4.2.4. AFIの読み出しデータ信号 4.2.5. AFIのキャリブレーション・ステータス信号 4.2.6. AFIのトラッキング管理信号 4.2.7. AFIのシャドーレジスター管理信号
4.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IP AFI 4.0のタイミング図 x
4.3.1. AFIのアドレスおよびコマンドのタイミング図 4.3.2. AFIの書き込みシーケンスのタイミング図 4.3.3. AFIの読み出しシーケンスのタイミング図 4.3.4. AFIキャリブレーション・ステータスのタイミング図
4.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのメモリーマップド・レジスター (MMR) 一覧 x
4.4.1. ctrlcfg0 4.4.2. ctrlcfg1 4.4.3. dramtiming0 4.4.4. sbcfg1 4.4.5. caltiming0 4.4.6. caltiming1 4.4.7. caltiming2 4.4.8. caltiming3 4.4.9. caltiming4 4.4.10. caltiming9 4.4.11. dramaddrw 4.4.12. sideband0 4.4.13. sideband1 4.4.14. sideband4 4.4.15. sideband6 4.4.16. sideband7 4.4.17. sideband9 4.4.18. sideband11 4.4.19. sideband12 4.4.20. sideband13 4.4.21. sideband14 4.4.22. dramsts 4.4.23. niosreserve0 4.4.24. niosreserve1 4.4.25. sideband16 4.4.26. ecc3: ECCエラーおよび割り込みのコンフィグレーション 4.4.27. ecc4: ステータスとエラー情報 4.4.28. ecc5: 最新のSBEまたはDBEのアドレス 4.4.29. ecc6: 最新のドロップされた訂正コマンドのアドレス 4.4.30. ecc7: 最新のSBEまたはDBEのアドレスの拡張 4.4.31. ecc8: 最新のドロップされた訂正コマンドのアドレスの拡張
5. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – メモリーIPのシミュレーション x
5.1. シミュレーションのオプション 5.2. シミュレーションの概要 5.3. Mentor Graphics* AXI4 Master BFM (Intel FPGA Edition) でのデザイン例のシミュレーション
5.2. シミュレーションの概要 x
5.2.1. キャリブレーション・モード 5.2.2. シミュレーション・スクリプト 5.2.3. Verilog HDLでの機能的なシミュレーション 5.2.4. VHDLでの機能的なシミュレーション 5.2.5. デザイン例のシミュレーション
5.3. Mentor Graphics* AXI4 Master BFM (Intel FPGA Edition) でのデザイン例のシミュレーション x
5.3.1. 手順の概要 5.3.2. EMIFデザイン例の生成 5.3.3. プラットフォーム・デザイナーでのシミュレーション・デザイン例の編集 5.3.4. ed_sim.vファイルの編集 5.3.5. master_test_program.svファイルの取得 5.3.6. シミュレーションの実行
6. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – DDR4のサポート x
6.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのパラメーターの説明 6.2. Intel Agilex® 7 FシリーズおよびIシリーズExternal Memory Interfaces Intel Calibration IPのパラメーター 6.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF DDR4 IPにおけるレジスターマップのIP-XACTのサポート 6.4. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのピンおよびリソースのプランニング 6.5. DDR4ボードのデザイン・ガイドライン
6.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのパラメーターの説明 x
6.1.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: General 6.1.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Memory 6.1.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Mem I/O 6.1.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: FPGA I/O 6.1.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Mem Timing 6.1.6. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Controller 6.1.7. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Diagnostics 6.1.8. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Example Designs
6.4. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのピンおよびリソースのプランニング x
6.4.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのインターフェイス・ピン 6.4.2. Intel Agilex® 7 FPGA EMIF IPのリソース 6.4.3. Intel Agilex® 7 FPGA FシリーズおよびIシリーズ EMIF IPにおけるピンのガイドライン
6.4.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのインターフェイス・ピン x
6.4.1.1. ピン要件の見積もり 6.4.1.2. DIMMのオプション 6.4.1.3. 最大インターフェイス数
6.4.2. Intel Agilex® 7 FPGA EMIF IPのリソース x
6.4.2.1. OCT 6.4.2.2. PLL
6.4.3. Intel Agilex® 7 FPGA FシリーズおよびIシリーズ EMIF IPにおけるピンのガイドライン x
6.4.3.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのバンク 6.4.3.2. 一般的なガイドライン 6.4.3.3. x4 DIMMの実装 6.4.3.4. 特定のピンの接続要件 6.4.3.5. コマンドおよびアドレス信号 6.4.3.6. クロック信号 6.4.3.7. データ、データストローブ、DM/DBI、およびオプションのECC信号
6.5. DDR4ボードのデザイン・ガイドライン x
6.5.1. Intel Agilex® 7 FシリーズおよびIシリーズデバイスでのDDR4の終端 6.5.2. クラムシェル・トポロジー 6.5.3. 一般的なレイアウトの配線ガイドライン 6.5.4. リファレンス・スタックアップ 6.5.5. さまざまなDDR4トポロジーでの Intel Agilex® 7 FシリーズおよびIシリーズEMIF固有の配線ガイドライン 6.5.6. DDR4の配線ガイドライン: ディスクリート (コンポーネント) トポロジー 6.5.7. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのピン入れ替えガイドライン
6.5.1. Intel Agilex® 7 FシリーズおよびIシリーズデバイスでのDDR4の終端 x
6.5.1.1. ダイナミック・オンチップ終端 (OCT) 6.5.1.2. DDR4におけるダイナミック・オンダイ終端 (ODT) 6.5.1.3. Intel Agilex® 7 FPGA FシリーズおよびIシリーズデバイスでの終端の選択 6.5.1.4. Intel Agilex® 7 FPGA FシリーズおよびIシリーズデバイスにおけるオンチップ終端に関する推奨事項
6.5.5. さまざまなDDR4トポロジーでの Intel Agilex® 7 FシリーズおよびIシリーズEMIF固有の配線ガイドライン x
6.5.5.1. UDIMM、RDIMM、LRDIMM、SODIMMのDDR4トポロジーにおける1DPC (チャネルあたり1つのDIMM) 6.5.5.2. UDIMM、RDIMM、LRDIMMのDDR4トポロジーにおける2DPC (チャネルあたり2つのDIMM) 6.5.5.3. SODIMMトポロジーにおける2DPC (チャネルあたり2つのDIMM) 6.5.5.4. DIMMのコンフィグレーションにおけるスキュー・マッチング・ガイドライン 6.5.5.5. メモリー/DIMM側の電力供給に関する推奨事項
6.5.6. DDR4の配線ガイドライン: ディスクリート (コンポーネント) トポロジー x
6.5.6.1. シングルランク x 8ディスクリート (コンポーネント) トポロジー 6.5.6.2. シングルランク x 16ディスクリート (コンポーネント) トポロジー 6.5.6.3. シングルランク x 8およびRランク x 16のディスクリート (コンポーネント) トポロジーにおけるADDR/CMD基準電圧とリセット信号の配線ガイドライン 6.5.6.4. DDR4ディスクリート・コンフィグレーションにおけるスキュー・マッチング・ガイドライン 6.5.6.5. DDR4ディスクリート・コンフィグレーションの電力供給に関する推奨事項
7. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – QDR-IVのサポート x
7.1. Intel Agilex® 7 FPGA EMIF IPのパラメーターの説明 7.2. Intel Agilex® 7 FシリーズおよびIシリーズExternal Memory Interfaces Intel Calibration IPのパラメーター 7.3. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのピンおよびリソースのプランニング 7.4. QDR-IVにおけるボード・デザイン・ガイドライン
7.1. Intel Agilex® 7 FPGA EMIF IPのパラメーターの説明 x
7.1.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: General 7.1.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Memory 7.1.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: FPGA I/O 7.1.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Mem Timing 7.1.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Controller 7.1.6. Intel Agilex® 7 FシリーズおよびIシリーズ EMIF IPにおけるQDR-IVのパラメーター: Diagnostics 7.1.7. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Example Designs
7.3. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのピンおよびリソースのプランニング x
7.3.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのインターフェイス・ピン 7.3.2. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのリソース 7.3.3. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPにおけるピンのガイドライン
7.3.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのインターフェイス・ピン x
7.3.1.1. ピン要件の見積もり 7.3.1.2. 最大インターフェイス数
7.3.2. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのリソース x
7.3.2.1. OCT 7.3.2.2. PLL
7.3.3. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPにおけるピンのガイドライン x
7.3.3.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのバンク 7.3.3.2. 一般的なガイドライン 7.3.3.3. QDR IV SRAMのコマンドとアドレス、AP、およびAINV信号 7.3.3.4. QDR IV SRAMのクロック信号 7.3.3.5. QDR IV SRAMのデータ、DINV、QVLD信号 7.3.3.6. 特定のピンの接続要件 7.3.3.7. リソース共有ガイドライン (複数のインターフェイス)
7.4. QDR-IVにおけるボード・デザイン・ガイドライン x
7.4.1. 一般的なレイアウトの配線ガイドライン 7.4.2. リファレンス・スタックアップ 7.4.3. QDR-IVトポロジーの配線ガイドライン 7.4.4. Intel Agilex® 7 EMIFデザイン・ガイドラインの概要
7.4.3. QDR-IVトポロジーの配線ガイドライン x
7.4.3.1. QDR-IVのシングルデバイス・メモリー・トポロジー 7.4.3.2. QDR-IVのコンフィグレーションにおけるスキュー・マッチング・ガイドライン 7.4.3.3. QDR-IVのコンフィグレーションにおける電力供給に関する推奨事項
8. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – タイミング・クロージャー x
8.1. タイミング・クロージャー 8.2. タイミングの最適化
8.1. タイミング・クロージャー x
8.1.1. タイミング解析
8.1.1. タイミング解析 x
8.1.1.1. PHYまたはコア
9. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – I/Oのタイミング・クロージャー x
9.1. I/Oのタイミング・クロージャーの概要 9.2. EMIF IPとともに生成される資料 9.3. SPICEデッキ 9.4. ファイルの編成 9.5. 最上位のパラメーター化ファイル 9.6. IPで提供されるパラメーター (場合によってはオーバーライドが必要) 9.7. *_ip_parameters.datファイルの理解とマスクポリゴンの作成 9.8. マルチランク・トポロジー 9.9. ピンの寄生 9.10. マスク評価
9.3. SPICEデッキ x
9.3.1. アドレス/コマンドのシミュレーション・デッキ 9.3.2. FPGA書き込み動作のシミュレーション・デッキ 9.3.3. FPGA読み出し動作のシミュレーション・デッキ
10. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – コントローラーの最適化 x
10.1. インターフェイス規格 10.2. バンク管理による効率 10.3. データ転送 10.4. コントローラーの効率の改善
10.4. コントローラーの効率の改善 x
10.4.1. オートプリチャージ・コマンド 10.4.2. アディティブ・レイテンシー 10.4.3. バンク・インターリーブ 10.4.4. アディティブ・レイテンシーとバンク・インターリーブ 10.4.5. ユーザーが制御するリフレッシュ 10.4.6. 動作周波数 10.4.7. 連続する読み出しまたは書き込み 10.4.8. データの並べ替え 10.4.9. スタベーション制御 10.4.10. コマンドの並べ替え 10.4.11. 帯域幅 10.4.12. コマンドの優先制御のイネーブル 10.4.13. コントローラーの繰り上げおよび先送りリフレッシュ (DDR4専用)
10.4.1. オートプリチャージ・コマンド x
10.4.1.1. オートプリチャージを使用することによるDDR4インターフェイスでの最大メモリー帯域幅の実現
11. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - デバッグ x
11.1. インターフェイスのコンフィグレーションにおける性能の問題 11.2. 機能的な問題の評価 11.3. タイミング問題の特徴 11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証 11.5. ハードウェアのデバッグ・ガイドライン 11.6. ハードウェアの問題の分類 11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ 11.8. デフォルトのトラフィック・ジェネレーターの使用 11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用 11.10. EMIFオンチップ・デバッグ・ポート 11.11. Efficiency Monitor
11.1. インターフェイスのコンフィグレーションにおける性能の問題 x
11.1.1. インターフェイス・コンフィグレーションのボトルネックと効率に関する問題
11.2. 機能的な問題の評価 x
11.2.1. インテル® IPのメモリーモデル 11.2.2. ベンダーより提供されるメモリーモデル 11.2.3. トランスクリプト・ウィンドウのメッセージ 11.2.4. サンプルドライバーを変更することによる失敗の再現
11.3. タイミング問題の特徴 x
11.3.1. FPGAのタイミング問題の評価 11.3.2. 外部メモリー・インターフェイスのタイミング問題の評価
11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証 x
11.4.1. Signal Tapロジック・アナライザーでモニターする信号
11.5. ハードウェアのデバッグ・ガイドライン x
11.5.1. 同じ問題を示す単純化されたデザインの作成 11.5.2. 電源供給ネットワークの測定 11.5.3. シグナル・インテグリティーとセットアップおよびホールドマージンの測定 11.5.4. 電圧の変更 11.5.5. 低速での動作 11.5.6. ソフトウェアの以前のバージョンで問題が存在するかの特定 11.5.7. ソフトウェアの現在のバージョンで問題が存在するかの特定 11.5.8. 異なるPCBでの判断 11.5.9. 他のコンフィグレーションでの判断 11.5.10. デバッグのチェックリスト
11.6. ハードウェアの問題の分類 x
11.6.1. シグナル・インテグリティーの問題 11.6.2. ハードウェアとキャリブレーションの問題
11.6.1. シグナル・インテグリティーの問題 x
11.6.1.1. シグナル・インテグリティーの問題の特徴 11.6.1.2. シグナル・インテグリティーの問題の評価
11.6.1.2. シグナル・インテグリティーの問題の評価 x
11.6.1.2.1. スキュー 11.6.1.2.2. クロストーク 11.6.1.2.3. 電力システム 11.6.1.2.4. クロック信号 11.6.1.2.5. アドレスおよびコマンド信号 11.6.1.2.6. 読み出しデータの有効ウィンドウとアイ・ダイアグラム 11.6.1.2.7. 書き込みデータの有効ウィンドウとアイ・ダイアグラム 11.6.1.2.8. OCTとODTの使用
11.6.2. ハードウェアとキャリブレーションの問題 x
11.6.2.1. ポストアンブルのタイミング問題とマージン 11.6.2.2. 断続的な問題の評価 11.6.2.3. メモリーのタイミング・パラメーターの評価 11.6.2.4. ボードに正しいメモリー・コンポーネントまたはDIMMが取り付けられていることの確認
11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ x
11.7.1. EMIFデバッグ・ツールキットを使用する際の前提条件 11.7.2. ツールキットを使用するためのデザインのコンフィグレーション 11.7.3. EMIFデバッグ・ツールキットの起動 11.7.4. EMIFデバッグ・ツールキットの使用 11.7.5. エクスポート・テーブル 11.7.6. Eye Viewerにおけるレポートのグラフィカル表示
11.7.2. ツールキットを使用するためのデザインのコンフィグレーション x
11.7.2.1. デバッグ・ツールキットを備えるデザイン例の生成 11.7.2.2. 複数の外部メモリー・インターフェイスを備えるデザイン例の作成 11.7.2.3. 既存のデザインでのEMIFツールキットのイネーブル
11.7.4. EMIFデバッグ・ツールキットの使用 x
11.7.4.1. Memory Configurationタブ 11.7.4.2. Calibrationタブ 11.7.4.3. キャリブレーションの問題をデバッグするためのガイドライン 11.7.4.4. Calibration Reportタブ 11.7.4.5. Calibrate Terminationタブ 11.7.4.6. Vref Marginingタブ 11.7.4.7. Driver Marginingタブ 11.7.4.8. ISSPタブ 11.7.4.9. Pin Delay Settingsタブ
11.7.4.2. Calibrationタブ x
11.7.4.2.1. キャリブレーションの再実行 11.7.4.2.2. トラフィック・ジェネレーターの再実行
11.7.4.3. キャリブレーションの問題をデバッグするためのガイドライン x
11.7.4.3.1. キャリブレーション・レポートの情報を使用してのキャリブレーション・エラーのデバッグ 11.7.4.3.2. アドレスおよびコマンドのレベリング・キャリブレーション・エラーのデバッグ 11.7.4.3.3. アドレスおよびコマンドのデスキューエラーのデバッグ 11.7.4.3.4. DQSイネーブルエラーのデバッグ 11.7.4.3.5. 読み出しのデスキュー・キャリブレーション・エラーのデバッグ 11.7.4.3.6. VREFINキャリブレーション・エラーのデバッグ 11.7.4.3.7. LFIFOキャリブレーション・エラーのデバッグ 11.7.4.3.8. 書き込みレベリングエラーのデバッグ 11.7.4.3.9. 書き込みのデスキュー・キャリブレーション・エラーのデバッグ 11.7.4.3.10. VREFOUTキャリブレーション・エラーのデバッグ
11.8. デフォルトのトラフィック・ジェネレーターの使用 x
11.8.1. デフォルトのトラフィック・ジェネレーターのステータスの読み取り 11.8.2. デフォルトのトラフィック・ジェネレーターを使用しての無限トラフィックの実行 11.8.3. デフォルトのトラフィック・ジェネレーターのリセットトリガーの変更 11.8.4. Signal Tapでの生成されたトラフィックの観察
11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用 x
11.9.1. デザイン例でのトラフィック・ジェネレーターのイネーブル 11.9.2. トラフィック・ジェネレーター・ブロックの説明 11.9.3. デフォルトのトラフィック・パターン 11.9.4. コンフィグレーション・レジスターとステータスレジスター 11.9.5. ユーザーパターン 11.9.6. トラフィック・ジェネレーターのステータス 11.9.7. トラフィック・ジェネレーターでのトラフィックの開始 11.9.8. トラフィック・ジェネレーターのコンフィグレーション・ユーザー・インターフェイス
11.9.5. ユーザーパターン x
11.9.5.1. Test Duration/Instructionパターン 11.9.5.2. Addressパターン 11.9.5.3. データパターンとバイト・イネーブル
11.9.5.2. Addressパターン x
11.9.5.2.1. アドレス・ジェネレーターのモード 11.9.5.2.2. アドレス・ジェネレーターのMSBインデックス 11.9.5.2.3. アドレス・ジェネレーターの有効幅 11.9.5.2.4. アドレス・ジェネレーターの相対頻度 11.9.5.2.5. アドレスパターン例 - ベーシックモード 11.9.5.2.6. アドレスパターン例 - アドバンスト・モード
11.9.8. トラフィック・ジェネレーターのコンフィグレーション・ユーザー・インターフェイス x
11.9.8.1. トラフィック・ジェネレーターの接続 11.9.8.2. TG Configインターフェイスの要求/解放 11.9.8.3. トラフィック・ジェネレーターのコンフィグレーション 11.9.8.4. トラフィック・ジェネレーターのプリセットの選択 11.9.8.5. トラフィック・ジェネレーターのステータスレポート 11.9.8.6. TG2トラフィック・ジェネレーターのコンフィグレーション例
11.10. EMIFオンチップ・デバッグ・ポート x
11.10.1. オンチップ・デバッグ・ポートのイネーブル 11.10.2. I/O SSM calbusブリッジのデータ構造と使用法 11.10.3. I/O SSMユーザーRAMのデータ構造と使用法 11.10.4. デバッグ・インターフェイスの構造 11.10.5. 例: オンチップ・デバッグ・ポートでのキャリブレーション結果とマージンの読み取り
11.10.3. I/O SSMユーザーRAMのデータ構造と使用法 x
11.10.3.1. パラメーター・テーブル 11.10.3.2. パラメーター・テーブルの列挙型
11.10.3.1. パラメーター・テーブル x
11.10.3.1.1. グローバル・パラメーター・テーブル 11.10.3.1.2. 各インターフェイスのパラメーター・テーブルの構造 11.10.3.1.3. パラメーター・テーブルの配列
11.10.4. デバッグ・インターフェイスの構造 x
11.10.4.1. デバッグデータの構造 11.10.4.2. デバッグの列挙型
11.11. Efficiency Monitor x
11.11.1. デザイン例でのEfficiency Monitorのイネーブル 11.11.2. Efficiency Monitorブロックの詳細 11.11.3. コントロール・レジスターおよびステータスレジスター 11.11.4. Efficiency Monitor Toolkitの起動
1. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPについて
2. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – 概要
3. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - 製品アーキテクチャー
4. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - エンドユーザーの信号
5. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – メモリーIPのシミュレーション
6. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – DDR4のサポート
7. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – QDR-IVのサポート
8. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – タイミング・クロージャー
9. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – I/Oのタイミング・クロージャー
10. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – コントローラーの最適化
11. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - デバッグ
12. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイド・アーカイブ
13. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイドの改訂履歴

13. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイドの改訂履歴

ドキュメント・バージョン Quartus® Primeのバージョン IPのバージョン 変更内容
2024.03.29 23.2 2.7.1
  • DDR4のサポートの章、DDR4ディスクリート・コンフィグレーションにおけるスキュー・マッチング・ガイドラインの項で、表の下から2番目の行を変更しました。
2023.06.26 23.2 2.7.1
  • アーキテクチャーの章で、次の内容を変更しています。
    • I/Oバンクの項に、図44および45を追加しました。
    • AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項で、AVSTおよび4つのI/Oレーンでのアドレス/コマンド・スキームを使用するDDR x72 EMIF、およびAVSTおよび3つのI/Oレーンでのアドレス/コマンド・スキームを使用するDDR x72 EMIFの表に新しく1行を追加しました。
  • デバッグの章で、次の内容を変更しています。
    • トラフィック・ジェネレーターの再実行の項で、注記の用語をわずかに変更しています。
    • キャリブレーションの問題をデバッグするためのガイドラインの項で、ガイドライン5を新たに加えました。
    • デフォルトのトラフィック・ジェネレーターの使用の項で、図と説明を新たに追加しています。
    • データパターンとバイト・イネーブルの項で、表の説明をさらに追加しました。
2023.04.03 23.1 2.7.0
  • 製品ファミリー名を Intel Agilex® 7 に更新しました。
  • アーキテクチャーの章で、次の内容を変更しています。
    • I/Oバンクの項に図42および43を新たに追加しました。
    • AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項で、AVSTおよび4つのI/Oレーンでのアドレス/コマンド・スキームを使用するDDR x72 EMIF、およびAVSTおよび3つのI/Oレーンでのアドレス/コマンド・スキームを使用するDDR x72 EMIFの表に2行を追加しました。
    • QDR-IV読み出しキャリブレーションの項で、Vref-in Calibrationの説明の誤りを訂正しました。
2022.12.19 22.4 2.6.1
  • アーキテクチャーの章で、次の内容を変更しています。
    • I/Oバンクの項で、サブバンクの並びを示す図を追加しました。
    • AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項の表に行を追加しました。また、AGI041、パッケージR29DでJB26、JH26、JP26、JL27を使用する際の制約のサブトピックを追加しました。
  • DDR4の章のDDR4のパラメーター: Generalの項で、PLL reference clock jitterパラメーターの説明を変更しました。
  • QDR-IVの章のQDR-IVのパラメーター: Generalの項で、PLL reference clock jitterパラメーターの説明を変更しました。
2022.11.03 22.3 2.6.1
  • デバッグの章で、EMIFデバッグ・ツールキットを使用する際の前提条件の項の導入部を変更しました。
2022.09.26 22.3 2.6.1
  • アーキテクチャーの章で、次の内容を変更しています。
    • I/Oバンクの項で、サブバンクの並びを示す図を追加しました。
    • I/O Bankの項のI/Oサブバンクの使用方法のセクションに、DDR4ハードPHY-Onlyコンフィグレーションのインターフェイス幅に関する注記を追加しました。
    • AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項の表に行を追加しました。
    • PLLリファレンス・クロック・ネットワークの項で、バンク表記をサブバンクに変更しました (2箇所)。
  • デバッグの章で、TG Configインターフェイスの要求/解放の項を追加しました。
2022.06.20 22.2 2.6.1
  • アーキテクチャーの章で、次の変更を行いました。
    • I/Oバンクの項で、サブバンクの並びを示す図を追加しました。
    • AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項で、表に行を追加しました。
  • シミュレーションの章で、Mentor Graphics* AXI4 Master BFM (Intel FPGA Edition) でのデザイン例のシミュレーションのセクションを追加しました。
  • DDR4の章で、DDR4 DIMMトポロジーにおけるスキュー・マッチング・ガイドラインおよびDDR4ディスクリート・コンフィグレーションにおけるスキュー・マッチング・ガイドラインの項内の表を修正しました。
  • QDR-IVの章で、QDR-IVのコンフィグレーションにおけるスキュー・マッチング・ガイドラインの項内の表を修正しました。
2022.03.28 22.1 2.6.1
  • アーキテクチャーの章で、次の変更を行いました。
    • キャリブレーションの問題をデバッグするためのガイドラインの項で、新しいステップ1を挿入しました。
    • ハードPHYでのカスタム・コントローラーの使用の項を追加しました。
  • メモリーIPのシミュレーションの章で、シミュレーションのオプションの項に、抽象I/O SSMのセクションを追加しました。
  • DDR4の章のボード・デザイン・ガイドラインのセクションで、さまざまなDDR4トポロジーでの Intel Agilex® 7 EMIF固有の配線ガイドラインの項の図、および2番目の箇条書きを修正しました。
  • QDR-IVの章のボード・デザイン・ガイドラインのセクションで、次の変更を行いました。
    • リファレンス・スタックアップの項で、図およびそれに関する内容を追加しました。
    • QDR-IVのシングルデバイス・メモリー・トポロジーの項で、表に続く関連情報にリファレンスを追加しました。
    • QDR-IVのコンフィグレーションにおけるスキュー・マッチング・ガイドラインの項で、表の1行を修正し、1行を追加しました。
  • Intel Agilex® 7 FPGA EMIF IP - I/Oのタイミング・クロージャーの章で、 *_ip_parameters.datファイルの理解とマスクポリゴンの作成の項を追加しました。
  • デバッグの章で、次の変更を行いました。
    • ハードウェアの問題の分類のセクションに、メモリーのタイミング・パラメーターの評価およびボードに正しいメモリー・コンポーネントまたはDIMMが取り付けられていることの確認の項を追加しました。
    • キャリブレーションの問題をデバッグするためのガイドラインの項に、新しいステップ1を挿入しました。
2022.01.31 21.4 2.6.0
  • デバッグの章のコンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用のセクションで、次の変更を行いました。
    • コンフィグレーション・レジスターとステータスレジスターの項で、表を修正しました。
    • アドレスパターン例 - ベーシックモードの項で、最後のダイアログボックスの画像と説明を修正しました。
2021.12.13 21.4 2.6.0
  • 製品アーキテクチャーの章で、次の変更を行いました。
    • 概要の項に、PHY-Onlyモードを追加しました。
    • I/Oバンクの項で、ジッパーブロックのセクションの前の短い段落の最初の文、およびI/Oサブバンクの使用方法のセクションの最初の段落の最後の文を修正しました。
    • Intel Agilex® 7 EMIF IPにおけるユーザーが要求するリセットの項から注記を削除しました。
  • エンドユーザーの信号の章で、AFI信号およびAFI 4.0のタイミング図のセクションを追加しました。
  • DDR4の章で、次の変更を行いました。
    • インテルAgilex EMIF IPにおけるDDR4のパラメーター: Memoryの項で、グループ: Memory / Topologyの表のMemory formatパラメーターの説明にカスタムDIMMのサポートに関する注記を追加しました。また、Mode Register Settingsの表にFine granularity refreshパラメーターの説明を追加しました。
    • ボード・デザイン・ガイドラインのセクションのシングルランク x 8ディスクリート (コンポーネント) トポロジーおよびシングルランク x 16ディスクリート (コンポーネント) トポロジーの項で、alert_nピンには約10KΩの外部プルアップ抵抗が必要なことを示す内容を追加しました。
    • Intel Agilex® 7 EMIFのピン入れ替えガイドラインの項で、 Quartus® Prime開発ソフトウェアで適用されるピンの入れ替え規則に関する注記の内容を追加しました。
  • QDR-IVの章で、リソース共有ガイドライン (複数のインターフェイス) の項からコア・クロック・ネットワークのセクションを削除しました。
ドキュメント・バージョン Quartus® Primeのバージョン IPのバージョン 変更内容
2021.10.04 21.3 2.5.0
  • アーキテクチャーの章で、次の変更を行いました。
    • I/Oバンクの項で、既存の図内の注記を修正し、新たに4つの図を追加しました。
    • AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項の2つの表を修正しました。
  • シミュレーションの章で、Mentor GraphicsをSiemens EDAに変更し、ModelSim - Intel FPGA EditionをQuesta - Intel FPGA Editionに変更しました。
  • DDR4の章で、次の変更を行いました。
    • インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designsの項で、Example Designs with Multi-IPsの表を修正しました。
    • インテルAgilex EMIF DDR4 IPにおけるレジスターマップのIP-XACTのサポートの項を追加しました。
    • ピンのガイドラインのセクションの一般的なガイドラインの項で、ステップ9に注記を追加しました。
    • DIMMのコンフィグレーションにおけるスキュー・マッチング・ガイドラインの項で、表に2行を追加しました。
    • DDR4ディスクリート・コンフィグレーションにおけるスキュー・マッチング・ガイドラインの項で、表に2行を追加しました。
  • コントローラーの最適化の章で、コントローラーの繰り上げおよび先送りリフレッシュ (DDR4専用) の項を追加しました。
  • デバッグの章で、次の変更を行いました。
    • コンフィグレーション・レジスターとステータスレジスターの項内の表を更新しました。
    • アドレスパターンの項を更新しました。
    • アドレスパターンの項を更新し、次の項を新しく追加しました。
      • アドレス・ジェネレーターのモード
      • アドレス・ジェネレーターのMSBインデックス
      • アドレス・ジェネレーターの有効幅
      • アドレス・ジェネレーターの相対頻度
      • アドレスパターン例 - ベーシックモード
      • アドレスパターン例 - アドバンスト・モード
    • トラフィック・ジェネレーターのステータスの項内の表を更新しました。
    • トラフィック・ジェネレーターのコンフィグレーションの項で、Configurationsタブの図を更新し、いくつかの図を新しく追加しました。
2021.07.09 21.2 2.4.2 デバッグの章のトラフィック・ジェネレーターのステータスの項で、エラーコードの表のコード値列を修正しました。
2021.06.21 21.2 2.4.2
  • アーキテクチャーの章で、次の変更を行いました。
    • キャリブレーション・アルゴリズムのセクションを追加しました。
    • ハード・メモリー・コントローラーの機能の項内の表で、ECCサポートの説明に情報を追加しました。
    • ハード・メモリー・コントローラーのメイン制御パスの項内の表で、ECCコントローラーの説明に情報を追加しました。
  • シミュレーションの章のキャリブレーション・モードの項で、Skip Calibrationモードの説明に情報を追加しました。
  • デバッグの章で、次の変更を行いました。
    • EMIFデバッグ・ツールキットの使用のセクションにキャリブレーションの問題をデバッグするためのガイドラインを追加しました。
    • コンフィグレーション・レジスターとステータスレジスターの項内の表に、TG_VERSIONレジスターおよびTG_STARTレジスターの説明を追加しました。
    • トラフィック・ジェネレーターでのトラフィックの開始の項のユーザー・トラフィックのセクションで、文を修正しました。
    • TG2トラフィック・ジェネレーターのコンフィグレーション例の項を追加しました。
2021.03.29 21.1 2.4.0
  • エンドユーザーの信号の章で、インターフェイス: ctrl_ecc_statusの表のポートの説明からピンポンPHYに関する内容を削除しました。
  • 製品アーキテクチャーの章で、次の変更を行いました。
    • I/Oバンクの項で、R29A、R31B、R31CパッケージデバイスのI/Oチェーン接続図を追加しました。
    • AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項で、AVSTおよび4つのI/Oレーンでのアドレス/コマンド・スキームを使用するDDR x72 EMIFの表に3行を追加しました。
  • DDR4の章で、データ、データストローブ、DM/DBI、およびオプションのECC信号の項から冗長な段落を削除しました。
  • デバッグの章で、次の変更を行いました。
    • 表154. コンフィグレーション・レジスターとステータスレジスターで、TG_CLEARレジスターの説明を修正しました。また、表の下部に3行を追加しました。
    • 表156. エラーコードで、表の下部にERR_BURSTLENGTH_OVERFLOW_ON_FIRST_WRITEコード名の行を追加しました。
    • トラフィック・ジェネレーターのステータスレポートの項で、次の変更を行いました。
      • TG Status Report (合格トラフィック・パターン) の図を差し替えました。
      • TG Status Report (不合格トラフィック・パターン) の図を差し替えました。
      • TG Status Report (無限トラフィック実行時) の図を差し替えました。
      • TG Status Report (オーバーフローするアドレス空間への書き込み) の図を追加しました。
    • コントロール・レジスターおよびステータスレジスターの表で、0x40エントリーのレジスター名を変更しました。
2021.01.20 20.4 2.3.0
  • DDR4の章で、インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designsの項にグループ: Example Designs / Example Design with Multi-IPsの表を追加しました。
2020.12.14 20.4 2.3.0
  • 製品アーキテクチャーの章で、AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項の表に関連する文を再構成しました。
  • エンドユーザーの信号の章で、AFI信号およびAFI 4.0のタイミング図のセクションを削除しました。
  • DDR4の章で、次の変更を行いました。
    • x4 DIMMの実装の項を変更しました。
    • シングルランク x 8およびRランク x 16のディスクリート (コンポーネント) トポロジーにおけるADDR/CMD基準電圧とリセット信号の配線ガイドラインの項を変更しました。
  • デバッグの章で、次の変更を行いました。
    • デザイン例へのインターフェイスの追加の項を、複数の外部メモリー・インターフェイスを備えるデザイン例の作成に置き換えました。
    • 生成されたデザイン例でのトラフィック・ジェネレーターの使用の項を、デフォルトのトラフィック・ジェネレーターの使用のセクションに置き換えました。
    • コンフィグレーション可能なトラフィック・ジェネレーター (TG2) のセクションタイトルを、コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用に変更しました。
2020.10.05 20.3 2.3.0
  • 外部メモリー・インターフェイス・インテルAgilex FPGA IPについての章で、リリース情報の項を更新しました。
  • 製品アーキテクチャーの章で、I/Oバンクの項にデバイスパッケージを追加しました。また、AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項で、表を拡張しました。
  • エンドユーザーの信号の章のMMR一覧のセクションで、ecc6: 最新のドロップされた訂正コマンドのアドレスの項にECCエラー情報を追加しました。
  • タイミング・クロージャーの章で、最初の文に軽微な内容を追加しました。
  • Intel Agilex® 7 FPGA EMIF IP – タイミング・クロージャーの章を追加しました。
  • デバッグの章で、次の変更を行いました。
    • 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグのセクションで、次の項に変更を加えました。
      • トラフィック・ジェネレーターの再実行 (アドレス順序の変更に関する情報を追加)
      • Calibration Reportタブ
      • Calibrate Terminationタブ (文を再構成し、画像を追加)
      • ISSP タブ (表の下部に行を追加)
      • Eye Viewerにおけるレポートのグラフィカル表示 (アイ・ダイアグラムを追加)
    • コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用のセクションで、次の項に変更を加えました。
      • デザイン例でのトラフィック・ジェネレーターのイネーブル
      • コンフィグレーション・レジスターとステータスレジスター (TG_TEST_BYTEENレジスターの説明を変更)
      • トラフィック・ジェネレーターのコンフィグレーション (画像を更新)
      • トラフィック・ジェネレーターのプリセットの選択 (新しい項)
      • トラフィック・ジェネレーターのステータスレポート (画像を更新)
    • オンチップ・デバッグ・ポートのセクションで、次の項に変更を加えました。
      • I/O SSM calbusブリッジのデータ構造と使用法 (注記と図を追加し、DQSツリー構造の表を変更)
      • パラメーター・テーブルの配列 (例の表で2 (DQS_C) の内容を変更)
      • デバッグデータの構造 (mem_summary_reportの表でcur_interface_idxの内容を変更し、debug_cal_data_structセクションの文を訂正)
      • 例: オンチップ・デバッグ・ポートでのキャリブレーション結果とマージンの読み取り
    • Efficiency Monitorのセクションで、次の項に変更を加えました。
      • デザイン例でのEfficiency Monitorのイネーブル (箇条書きの2番目の内容と画像を更新)
      • コントロール・レジスターおよびステータスレジスター (表の最後の行を更新)
      • Efficiency Monitor Toolkitの起動 (画像を更新)
2020.06.22 20.2 2.2.0
  • 製品アーキテクチャーの章で、 Intel Agilex® 7のキャリブレーションの段階および Intel Agilex® 7におけるキャリブレーション・アルゴリズムの項で、軽微な変更を行いました。
  • 機能のシミュレーションの実行の章のシミュレーションの概要の項で、文と図を追加しました。
  • デバッグの章の外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグのセクション全体で、画像を更新しました。
  • デバッグの章のコンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用 のセクションでいくつかの変更を行いました。
    • デフォルトのトラフィック・パターン、コンフィグレーション・レジスターとステータスレジスター、Test Duration/Instructionパターン、Addressパターンの項で、用語の軽微な変更を行いました。
    • トラフィック・ジェネレーターでのトラフィックの開始の項の内容を拡張しました。
    • トラフィック・ジェネレーターのコンフィグレーションおよびトラフィック・ジェネレーターのステータスレポートの項で、画像を更新しました。
  • デバッグの章で、EMIFオンチップ・デバッグ・ポートのセクションを追加しました。
2020.04.27 20.1 2.1.0
  • DDR4の章の一般的なガイドラインの項で、ガイドライン2およびガイドライン3を変更し、ガイドライン11を追加しました。
  • QDR-IVの章で、次の変更を行いました。
    • 一般的なガイドラインの項で、ガイドライン2およびガイドライン3を変更し、ガイドライン11を追加しました。
    • リソース共有ガイドライン (複数のインターフェイス) の項のI/Oバンクのセクションにガイドライン4を追加しました。
2020.04.13 20.1 2.1.0
  • 概要の章で、次の変更を行いました。
    • QDR-IVのサポートを Intel Agilex® 7 EMIF IPのプロトコルと機能のサポートの項に追加しました。
    • QDR-IVのパラメーターの説明へのリンクを Intel Agilex® 7 EMIF IPのデザイン・チェックリストの項に追加しました。
  • アーキテクチャーの章で、次の変更を行いました。
    • QDR-IVのサポートを概要の項に追加しました。
  • エンドユーザーの信号の章で、次の変更を行いました。
    • QDR-IVのインターフェイスと信号を、インターフェイスと信号の説明のセクションに追加しました。
    • AFI 4.0のタイミング図のセクションで、Write data sequence with CRCを削除しました。
    • メモリーマップド・レジスター (MMR) 一覧のセクションで、ctrlcfg1、sbcfg1、caltiming4の表に変更を加えました。
  • Intel Agilex® 7 FPGA EMIF IP – QDR-IVのサポートの章を追加しました。
  • デバッグの章で、次の変更を行いました。
    • 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグのセクションで、多数の変更を行いました。
    • コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用のセクションを追加しました。
2020.02.10 19.4 2.0.0
  • DDR4の章で、次の変更を行いました。
    • x4 DIMMの実装の項をピンおよびリソースのプランニングのセクションに追加しました。
    • クラムシェル・トポロジーの項をDDR4におけるボード・デザイン・ガイドラインのセクションに追加しました。
  • デバッグの章の断続的な問題の評価の項で、最後の文を変更しました。
2019.12.16 19.4 2.0.0
  • アーキテクチャーの章で、次の変更を行いました。
    • I/Oバンクの項で、図7に続く最初の文を変更しました。
    • AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項を追加しました。
  • DDR4の章で、次の変更を行いました。
    • DDR4におけるボード・デザイン・ガイドラインのセクションを拡張しました。
  • デバッグの章で、次の変更を行いました。
    • 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグのセクションを追加しました。
  • 外部メモリー・インターフェイス Intel Agilex® 7 FPGA IPユーザーガイド・アーカイブの項を追加しました。
2019.10.18 19.3  
  • 概要の章で、EMIF IPのデザインフローのフローチャートを改訂しました。
  • 製品アーキテクチャーの章で、次の変更を行いました。
    • EMIFのアーキテクチャー: I/Oサブシステムの項で、インテルAgilexのI/Oサブシステムの図を更新しました。
    • EMIFのアーキテクチャー: I/O SSMの項で、最初の段落を変更し、接続図を更新しました。
    • EMIFのアーキテクチャー: I/Oレーンの項で、ピン・インデックスのマッピングの表を変更しました。
    • ハード・メモリー・コントローラーのメイン制御パスの項のメイン制御パスのコンポーネントの表で、Quasi-1Tの情報をアービター・コンポーネントの説明に追加しました。
    • ハード・プロセッサー・サブシステム向け Intel Agilex® 7 EMIFの項の冒頭の注記を削除しました。
  • DDR4のサポートの章で、次の変更を行いました。
    • ボードスキューの計算式のセクションを削除しました。
    • DDR4におけるUDIMM、RDIMM、LRDIMMのピンオプションの表で、クロックピンの内容を変更しました。
    • Channel Signal Integrity MeasurementおよびPackage Deskewのセクションを削除しました。
  • タイミング・クロージャーの章で、次の変更を行いました。
    • タイミング・クロージャーの項で、コアからペリフェラル (C2P) およびペリフェラルからコア (P2C) の説明を変更しました。
    • 早期のI/Oタイミング見積もりに関する内容を削除しました。
  • コントローラーの最適化の章で、次の変更を行いました。
    • バンク・インターリーブの項で、サポートされている3つのインターリーブ・オプションの名前を変更しました。
    • オートプリチャージを使用することによるDDR4インターフェイスでの最大メモリー帯域幅の実現の項で、例について説明している段落の内容を追加しました。
  • デバッグの章で、次の変更を行いました。
    • 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグのセクションを追加しました。
    • 生成されたデザイン例でのトラフィック・ジェネレーターの使用の項を追加しました。
2019.07.31 19.2 1.2.0
  • 外部メモリー・インターフェイス Intel Agilex® 7 FPGA IPについての章を追加しました。
  • 製品アーキテクチャーの章のハード・プロセッサー・サブシステム向け Intel Agilex® 7 EMIFの項で、表のメモリー形式の説明を16GBのサポートから32GBのサポートに変更しました。
  • Intel Agilex® 7 FPGA EMIF IP — エンドユーザーの信号の章で、次の変更を行いました。
    • 表10、DDR4に対するインターフェイスからemif_usr_reset_n_secおよびemif_usr_clk_secを削除しました。
    • 項3.1.1.10 (DDR4のmem) で、表内のmem_aの説明を変更しました。
    • 項3.1.1.18 (emif_usr_reset_n_sec for DDR4) および項3.1.1.19 (emif_usr_clk_sec for DDR4) を削除しました。
    • sbcfg1、sideband2、 sideband3、sideband5、sideband8、sideband10、sideband15を Intel Agilex® 7 EMIF IPのメモリーマップド・レジスター (MMR) 一覧の表から削除しました。
    • dramtiming0のMMRの表で、2行目のビットHighの値を変更しました。
    • caltiming4のMMRの表で、4行目のフィールド名および詳細を変更しました。
    • sideband13のMMRの表の詳細列で、いくつかの変更を行いました。
    • sideband14のMMRの表で、フィールド、ビットHigh、ビットLow、詳細の値を変更しました。
  • DDR4の章の Intel Agilex® 7 EMIF IPにおけるDDR4のパラメーター: Memoryの項で、次の変更を行いました。
    • グループ: Memory / Topologyの表で、Enable ALERT#/PAR pinsパラメーターを削除し、ALERT# pin placementパラメーターの説明を再構成しました。
  • Intel Agilex® 7 EMIF IPにおけるDDR4のパラメーター: Mem I/Oの項で、SPD Byte 145-147 - DB MDQ Drive Strength and RTTパラメーターの説明を改訂しました。
  • Intel Agilex® 7 EMIF IPにおけるDDR4のパラメーター: Diagnosticsの項で、次の変更を行いました。
    • グループ: Diagnostics / Example Designの表を追加しました。
    • グループ: Diagnostics / Traffic Generatorの表を追加しました (今後のサポートとして記されています)。
    • グループ: Diagnostics / Performanceおよびグループ: Diagnostics / Miscellaneousの表を追加しました。
  • Intel Agilex® 7 EMIF IPにおけるDDR4のパラメーター: Example Designsの項を追加しました。
  • Intel Agilex® 7 FPGA EMIF IP - タイミング・クロージャーの章で、タイミングの最適化を更新しました。
  • このドキュメント全体で、ピンポンPHYの内容を削除しました。
2019.04.02 19.1  
  • 初版
レベル 2 の表題