外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイド

ID 683216
日付 3/29/2024
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ドキュメント目次

3.3.4.3.6. VREFINキャリブレーション・エラーのデバッグ

  1. 問題のあるグループのVCCIOの電源がFPGA側でVCCIO = 1.2Vに投入されていることを確認します。
  2. EMIF IPを他のVREFIN初期値で再生成します。デフォルトのFPGA I/O設定を使用している場合は、デフォルトで68%になります。
    図 84. VREFIN初期値の変更