外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
Public
ドキュメント目次

6.1.2. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Memory

表 74.  グループ: Memory / Topology
表示名 詳細
Memory format 外部メモリーデバイスの形式を指定します。次の形式がサポートされています。Component - ディスクリート・メモリー・デバイス。UDIMM - レジスターなし/バッファーなしDIMMであり、アドレス/制御、クロック、およびデータはバッファーされません。RDIMM - レジスター付きDIMMであり、アドレス/制御、およびクロックがバッファーされます。LRDIMM - 負荷低減DIMMであり、アドレス/制御、クロック、およびデータがバッファーされます。LRDIMMは、負荷を低減することでメモリー速度を向上させます。また、RDIMMよりも高い密度をサポートします。SODIMM - Small Outline DIMMはUDIMMに類似していますが、サイズが小さく、一般的にスペースに限りがあるシステムに使用されます。一部のメモリープロトコルには、すべての形式では使用できないものがあります。(識別子: MEM_DDR4_FORMAT_ENUM)
注:
  1. インテル® Agilex™ デバイスは、カスタムDIMMをサポートしません。
  2. インテルでは、使用者によって作成されたカスタムDIMMに対するサポートを提供していません。
  3. インテルでは、クロック/アドレス/コマンド・バッファリングに向けたレジスター付きクロックドライバー (RCD) チップまたはデータ・バッファリングとともにコンポーネントが配置されるメモリーダウンに対するサポートを提供していません。
  4. インテルでは引き続き、既製のJEDEC準拠のDIMM、RCDまたはデータ・バッファリングなしでのメモリーダウン、クラムシェル・トポロジーをインテルのボード・デザイン・ガイドラインに基づきサポートします。
DQ width インターフェイスのデータピンの総数を指定します。 (識別子: MEM_DDR4_DQ_WIDTH)
DQ pins per DQS group 各DQSグループのDQピンの総数を指定します。 (識別子: MEM_DDR4_DQ_PER_DQS)
Number of DQS groups インターフェイスのDQSグループの数を指定します。この値は、DQ幅をDQグループあたりのDQピンの数で割ることにより、自動的に計算されます。
Number of clocks メモリー・インターフェイスによって公開されるCK/CK#クロックペアの数を指定します。RDIMMまたはLRDIMMの形式には通常、複数のペアが必要です。このパラメーターの値は、選択したメモリーデバイスによって異なります。お使いのメモリーデバイスのデータシートを確認してください。(識別子: MEM_DDR4_CK_WIDTH)
Number of DIMMs DIMMの総数です。(識別子: MEM_DDR4_NUM_OF_DIMMS)
Number of physical ranks per DIMM DIMMごとのランク数です。LRDIMMの場合、これはメモリーバッファーの後ろにあるDIMMの物理ランク数を表します。(識別子: MEM_DDR4_RANKS_PER_DIMM)
Number of chip selects per DIMM DIMMあたりのチップセレクト数を指定します。
Number of Chip Select チップセレクトの数を指定します。
Chip ID width チップIDピンの数を指定します。3DS/TSVメモリーデバイスを使用するレジスター付きDIMMおよび負荷低減DIMMにのみ適用されます。(識別子: MEM_DDR4_CHIP_ID_WIDTH)
Row address width 行アドレスピンの数を指定します。お使いのメモリーデバイスのデータシートを参照してください。選択したメモリーデバイスの密度により、利用可能なすべての行へのアクセスに必要なアドレスピンの数が決まります。(識別子: MEM_DDR4_ROW_ADDR_WIDTH)
Column address width 列アドレスピンの数を指定します。お使いのメモリーデバイスのデータシートを参照してください。選択したメモリーデバイスの密度により、利用可能なすべての列へのアクセスに必要なアドレスピンの数が決まります。(識別子: MEM_DDR4_COL_ADDR_WIDTH)
Bank address width バンク・アドレス・ピンの数を指定します。お使いのメモリーデバイスのデータシートを参照してください。選択したメモリーデバイスの密度により、利用可能なすべてのバンクへのアクセスに必要なバンク・アドレス・ピンの数が決まります。(識別子: MEM_DDR4_BANK_ADDR_WIDTH)
Bank group width バンク・グループ・ピンの数を指定します。お使いのメモリーデバイスのデータシートを参照してください。選択したメモリーデバイスの密度により、利用可能なすべてのバンクグループへのアクセスに必要なバンク・グループ・ピンの数が決まります。(識別子: MEM_DDR4_BANK_GROUP_WIDTH)
Data mask インターフェイスでデータマスク (DM) ピンを使用するかを示します。この機能により、データバスの指定した部分をメモリーに書き込むことができるようになります (x4モードでは使用できません)。DQSグループごとに1つのDMピンが存在します。(識別子: MEM_DDR4_DM_EN)
Write DBI インターフェイスで書き込みデータバス反転 (DBI) を使用するかを指定します。この機能は、より良いシグナル・インテグリティーと書き込みマージンをもたらします。この機能は、データマスクが有効になっている場合、またはx4モードでは使用できません。(識別子: MEM_DDR4_WRITE_DBI)
Read DBI インターフェイスで読み出しデータバス反転 (DBI) を使用するかを指定します。この機能を有効にし、より良いシグナル・インテグリティーと読み出しマージンを実現します。この機能は、x4のコンフィグレーションでは使用できません。(識別子: MEM_DDR4_READ_DBI)
Enable address mirroring for odd chip-selects マルチCSディスクリート・コンポーネントのアドレス・ミラーリングを有効にします。一般的に、コンポーネントがクラムシェルのレイアウトで配置されている場合に使用されます。(識別子: MEM_DDR4_DISCRETE_MIRROR_ADDRESSING_EN)
Enable address mirroring for odd ranks デュアルランクまたはクアッドランクDIMMのアドレス・ミラーリングを有効にします。(識別子: MEM_DDR4_MIRROR_ADDRESSING_EN)
ALERT# pin placement mem_alert_n信号の配置を指定します。「Automatically select a location」を選択している場合、IPは自動的にmem_alert_n信号のピンを選択します。このオプションを選択している場合、mem_alert_nピンには位置に関するそのほかの制約を適用することができません。これに従わない場合は、コンパイル中にフィッターエラーが発生します。 Agilexファミリーのデバイスの場合: Address/Command Lane 2, Pin 8もしくはAddress/Command Lane 3, Pin 8のいずれかを手動で選択するオプションのみがあります。複数のメモリーデバイスを含むインターフェイスの場合は、ALERT#ピンをともにFPGAのALERT#ピンに接続する必要があります。(識別子: MEM_DDR4_ALERT_N_PLACEMENT_ENUM)
表 75.  グループ: Memory / Latency and Burst
表示名 詳細
Memory CAS latency setting 読み出しコマンドからメモリーデバイスで出力データの最初のビットが利用可能になるまでのクロックサイクルを指定します。全体的な読み出しレイテンシーは、アディティブ・レイテンシー (AL) + CASレイテンシー (CL) に等しくなります。全体的な読み出しレイテンシーは、選択しているメモリーデバイスによって異なります。お使いのデバイスのデータシートを参照してください。(識別子: MEM_DDR4_TCL)
Memory write CAS latency setting 内部の書き込みのリリースから、メモリーデバイスで最初のデータがラッチされるまでのクロックサイクル数を指定します。この値は選択しているメモリーデバイスによって異なります。お使いのデバイスのデータシートを参照してください。(識別子: MEM_DDR4_WTCL)
Memory Additive CAS latency setting メモリーデバイスのポステッドCASアディティブ・レイテンシーを決定します。この機能を有効にすると、コマンドとバスの効率が向上し、システムの帯域幅が拡大します。(識別子: MEM_DDR4_ATCL_ENUM)
表 76.  グループ: Memory / Mode Register Settings
表示名 詳細
Addr/CMD parity latency キャリブレーション後の、アドレス/コマンド・パリティー・チェックを有効にすることで発生する追加レイテンシーです。Select a valueで、選択した値に関連付けられたレイテンシーでアドレス/コマンド・パリティーを有効にします。Disableを選択すると、アドレス/コマンド・パリティーは無効になります。アドレス/コマンド・パリティーは、この設定の値に関係なく、キャリブレーション時に自動的に有効になります。
Fine granularity refresh リフレッシュの短縮と引き換えにリフレッシュの頻度を増やします。tRFCを短くし、サイクルタイムを増やすと、より高い帯域幅につながります。(識別子: MEM_DDR4_FINE_Granularity_Refresh)