外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
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ドキュメント目次

6.1.7. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Diagnostics

表 92.  グループ: Diagnostics / Simulation Options
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Calibration mode シミュレーション時にメモリー・インターフェイスのキャリブレーションを省略するか、完全なキャリブレーション・プロセスをシミュレーションするかを指定します。

完全なキャリブレーション・プロセスのシミュレーションは、メモリー・インターフェイスの幅および深さに応じて数時間 (もしくは数日) かかります。シミュレーション時間は、キャリブレーション・プロセスを省略することで大幅に短縮できますが、これはメモリーモデルが理想的で、インターコネクトの遅延が0の場合にのみ機能すると考えられます。

このパラメーターを有効にしている場合でも、インターフェイスでは通常の動作を開始する前に、メモリーの初期化が一部行われます。Abstract PHYはSkip Calibrationでサポートされています。

(識別子: DIAG_DDR4_SIM_CAL_MODE_ENUM)
表 93.  グループ: Diagnostics / Calibration Debug Options
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Skip address/command parity check during calibration キャリブレーション時にアドレス/コマンドのパリティーチェックを省略できるようにします。このパリティーチェックは、DDR4インターフェイスからalert0_nピンを読み込むことによって行われます。(識別子: DIAG_DDR4_SKIP_AC_PARITY_CHECK)
表 94.  グループ: Diagnostics / Example Design
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Quartus Prime EMIF Debug Toolkit/On-Chip Debug Port Quartus PrimeのEMIFデバッグ・ツールキットもしくはユーザー・コア・ロジックで使用するAvalonスレーブ・インターフェイスの接続を指定します。

このパラメーターを「Disabled」に設定すると、デバッグ機能は有効になりません。このパラメーターを「Export」に設定すると、「cal_debug」と名付けられているAvalonスレーブ・インターフェイスがIPからエクスポートされます。このインターフェイスをEMIFデバッグ・ツールキットで使用するには、EMIFデバッグ・インターフェイスIPコアをインスタンス化し接続する必要があります。もしくは、別のEMIFコアのcal_debug_outインターフェイスに接続します。「Add EMIF Debug Interface」を選択している場合は、JTAG Avalonマスターを含むEMIFデバッグ・インターフェイス・コンポーネントがデバッグポートに接続されるため、EMIFデバッグ・ツールキットでコアにアクセスできるようになります。

1つのEMIFデバッグ・インターフェイスのみを各I/O列にインスタンス化します。EMIFまたはPHYLiteコアは、最初の1つにチェーン接続して追加することが可能です。「Enable Daisy-Chaining for Quartus Prime EMIF Debug Toolkit/On-Chip Debug Port」オプションをチェーンのコアすべてで有効にし、最初のコアに続くすべてのコアで、「Quartus Prime EMIF Debug Toolkit/On-Chip Debug Port」オプションに「Export」を選択します。

(識別子: DIAG_DDR4_EXPORT_SEQ_AVALON_SLAVE)
Enable In-System-Sources-and-Probes デザイン例で、キャリブレーション・ステータス、またはサンプル・トラフィック・ジェネレーターのビットごとのステータスなどの一般的なデバッグ信号に、In-System-Sources-and-Probesを有効にします。このパラメーターは、EMIFデバッグ・ツールキットを使用してドライバーでのマージン調整を行う場合に有効にする必要があります。(識別子: DIAG_DDR4_EX_DESIGN_ISSP_EN)
表 95.  グループ: Diagnostics / Traffic Generator (この設定はデザイン例にのみ適用されます)
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Use configurable Avalon traffic generator 2.0 このオプションにより、新しいコンフィグレーション可能なAvalonトラフィック・ジェネレーターをデザイン例に追加することができます。(識別子: DIAG_DDR4_USE_TG_AVL_2)
Enable default traffic pattern (pattern configured during compile-time) デフォルトのトラフィック・パターンを有効にすることを指定します。このパラメーターが有効になっている場合は、トラフィック・ジェネレーターがリセットを脱するとかならず、デフォルトのトラフィック・パターンがすぐに実行されます。このパラメーターが無効になっている場合は、Avalonコンフィグレーション・インターフェイスによって開始するように通知されるまで、トラフィック・ジェネレーターはトラフィックを実行しません。(識別子: DIAG_DDR4_ENABLE_DEFAULT_MODE)
Enable user-configured traffic pattern (pattern configured during run-time) ユーザー定義のトラフィック・パターンを有効にすることを指定します。このパラメーターが有効になっている場合、トラフィック・ジェネレーターはコンフィグレーション・インターフェイスに応答し、通知されると、ユーザーがコンフィグレーションしたトラフィック・パターンを開始します。このパラメーターが無効になっている場合は、トラフィック・ジェネレーターはコンフィグレーション・インターフェイス上のコマンドを無視し、ユーザー定義のトラフィックを実行しません。(識別子: DIAG_DDR4_ENABLE_USER_MODE)
TG2 default traffic duration このオプションを使用すると、デフォルト (コンパイル時) のトラフィックのパターン長を調整することができます。(識別子: DIAG_DDR4_TG2_TEST_DURATION)
TG2 Configuration Interface Mode TG Configuration Toolkitまたはユーザー・コア・ロジックで使用するAvalonスレーブ・インターフェイスの接続を指定します。このパラメーターを「Export」に設定すると、「tg_cfg」と呼ばれるAvalonスレーブ・インターフェイスがIPからエクスポートされます。「JTAG」を選択している場合は、JTAG Avalonマスター・エンドポイントがコンフィグレーション・インターフェイスに接続されるため、TG Configuration Toolkitでコアにアクセスできるようになります。(識別子: DIAG_DDR4_EXPORT_TG_CFG_AVALON_SLAVE)
表 96.  グループ: Diagnostics / Performance
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Efficiency Monitor Mode Efficiency Monitorコンポーネントをメモリー・コントローラーのAvalon-MMインターフェイスに追加し、インターフェイスの効率に関する統計を表示できるようにします。この効率統計には、EMIF Efficiency Monitor Toolkitを使用してアクセスすることができます。(識別子: DIAG_DDR4_EFFICIENCY_MONITOR)
表 97.  グループ: Diagnostics / Miscellaneous
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Export PLL lock signal pll_locked信号をIPのトップレベルでエクスポートするかを指定します。これにより、PLLのステータスが示されます。(識別子: DIAG_EXPORT_PLL_LOCKED)
Export Address/Command parity error indicator ac_parity_errインターフェイスをIPのトップレベルでエクスポートするかを指定します。これにより、メモリーがアドレス/コマンド・バスでパリティーエラーを検出しているかが示され、ALERT_Nのトグルが引き起こされます。(識別子: DIAG_DDR4_AC_PARITY_ERR)