外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
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ドキュメント目次

7.3.3.1. インテル® Agilex™ FPGA EMIF IPのバンク

インテル® Agilex™ FPGA外部メモリー・インターフェイスのピンを選択する前に、単一のインターフェイスを形成するバンクとサブバンクのグループ化について理解することが重要です。

次の図は、すべてのバンクがピンにボンディングされている標準的な インテル® Agilex™ FPGAを表しています。

図 137. すべてのバンクがボンディングされている標準的な インテル® Agilex™ FPGA

上の図において、左上隅の4レーンのグループ (バンク3Aの上側サブバンク) は、テストモードとAVSTコンフィグレーションに使用されるIO48ブロックを表しています。このサブバンクのすべてのI/Oレーンがコンフィグレーションに使用される場合、このバンクを外部メモリー・インターフェイスに使用することはできません。同様に、バンク3Aの下側サブバンクも外部メモリー・インターフェイスに使用することはできません。これは、特定のインターフェイスにおいてすべてのI/Oサブバンクは連続している必要があるためです。

上の図の赤い線は、外部メモリー・インターフェイスを形成するサブバンクのチェーン順序を示しています。ジッパーを横切ると、チェーン順序は反転します。

詳細は、 インテル® Agilex™ FPGA EMIF IP - 製品アーキテクチャーの章を参照してください。