外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
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ドキュメント目次

6.5.5. さまざまなDDR4トポロジーでの インテル® Agilex™ EMIF固有の配線ガイドライン

このセクションでは、 インテル® Agilex™ デバイスのEMIFに関連するレイアウト・ガイドラインについて説明します。

インテル® Agilex™ ファミリーのピンのフロアプランは、1mmピッチのHEXパターンです。次の図は、FPGAファンアウト領域内のPCBにおけるIO12 (1バイト・データ) のDDR配線例を示しています。

図 122.  インテル® Agilex™ における1mm HEXのピンパターン/フロアプランおよび1バイトのデータ (IO12) に推奨される配線

次の一般的な注意事項は、以降の項で示されているEMIF配線ガイドラインの表に適用されます。

  • 間隔に関する要件はすべて、EMIF配線ガイドラインの表に示されているPCBで満たす必要のある最小要件です。
  • ガイドラインの表で、ブレークアウト (BO1/BO2) の間隔には2つの異なる値があります。最初の値は、ペアとして配線される2つの信号 (密結合の信号) 間の最小間隔を表しており、上の図ではA (5mil) としてマークされています。2番目の値は、2つのペア間の最小間隔を表し、上の図ではB (17mil) としてマークされています。
  • メインルート (M) の間隔には、ミルでの値と式の両方があります。式内のhは、トレースから最も近い基準面までの高さまたは距離を表します。リファレンス・スタックアップとは異なるスタックアップを使用する場合、ボード設計者はこの式を使用して正しい間隔要件を計算する必要があります。
  • CLKまたはDQSに差動インピーダンスのターゲットはありません。ボード設計者は、シングルエンドのインピーダンス・ターゲットに従い、ペア内の信号を3から4ミル間隔の密結合で維持する必要があります。DIMMおよびディスクリート・デバイスの実装におけるDQS/DQSBとCLK/CLKBに関しては、 DDR4 DIMMトポロジーにおけるスキュー・マッチング・ガイドライン および DDR4ディスクリート・トポロジーにおけるスキュー・マッチング・ガイドライン の表をそれぞれ参照してください。
  • ガイドラインの表で、SLはストリップライン配線推奨を意味し、USは上層 (マイクロストリップ) 配線推奨を意味しています。
  • ガイドラインの表のトレース幅の値/ジオメトリーは、リファレンス・スタックアップに基づくターゲット・インピーダンスに設計されたトレースを表しています。このトレース・ジオメトリーは、実際のスタックアップとガイドラインの表のターゲット・インピーダンスに基づき設計する必要があります。
  • ガイドラインの表で、BO1およびBO2はファンアウト配線の長さを表しています。Mは、ファンアウト外 (PCBメイン) の配線長を表しています。