外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
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ドキュメント目次

2.2. インテル® Agilex™ EMIF IPのデザインフロー

インテルでは、デザイン例の最上位ファイルを目的のピン配置とインスタンス化されているすべてのインターフェイスIPとともに作成することを推奨しています。 これにより、 インテル® Quartus® Prime開発ソフトウェアで、PCBおよび回路図がサインオフされる前にデザインおよびリソースの割り当てを検証することができるようになります。

次の図は、EMIF IPを使用する際に最速でデザイン完了を実現するデザインフローを示しています。

図 1. EMIF IPのデザインフロー