インテル® Stratix® 10 JTAGバウンダリー・スキャン・テスト ユーザーガイド

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ID 683207
日付 11/06/2017
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. JTAG BSTのアーキテクチャー 3. BST動作コントロール 4. JTAG動作用のI/O電圧 5. JTAGバウンダリー・スキャン・テストの実行 6. BST回路のイネーブルとディスエーブル 7. IEEE Std. 1149.1 BSTのガイドライン 8. インテル® Stratix 10® JTAGバウンダリー・スキャン・テスト・ユーザーガイドの改訂履歴
2. JTAG BSTのアーキテクチャー x
2.1. JTAG回路機能モデル 2.2. JTAGピン 2.3. IEEE Std. 1149.1バウンダリー・スキャン・レジスター
2.3. IEEE Std. 1149.1バウンダリー・スキャン・レジスター x
2.3.1. インテル® Stratix 10® デバイスI/Oピンのバウンダリー・スキャン・セル 2.3.2. IEEE Std. 1149.6バウンダリー・スキャン・レジスター
3. BST動作コントロール x
3.1. デバイスID 3.2. サポートされるJTAG命令 3.3. JTAGセキュアモード
1. 概要
2. JTAG BSTのアーキテクチャー
3. BST動作コントロール
4. JTAG動作用のI/O電圧
5. JTAGバウンダリー・スキャン・テストの実行
6. BST回路のイネーブルとディスエーブル
7. IEEE Std. 1149.1 BSTのガイドライン
8. インテル® Stratix 10® JTAGバウンダリー・スキャン・テスト・ユーザーガイドの改訂履歴

2.3.1. インテル® Stratix 10® デバイスI/Oピンのバウンダリー・スキャン・セル

インテル® Stratix 10® デバイスの3ビット BSCは、以下のレジスターで構成されています。

  • キャプチャーレジスター—OUTJ、OEJと PIN_IN 信号を介して内部デバイスデータへ接続します
  • アップデートレジスター— PIN_OUT と PIN_OE 信号を介して外部データへ接続します

TAPコントローラーはIEEE Std. 1149.1 BSTレジスターへのグローバルコントロール信号 (shift、clockとupdate) を内部で生成します。命令レジスターのデコードは、MODE信号を生成します。

バウンダリー・スキャン・レジスターのデータ信号パスは、SDI (Serial Data In) 信号からSDO (Serial Data Out) 信号に続いています。スキャンレジスターは、デバイスのTDIピンから始まりTDOピンで終わります。

図 3.  インテル® Stratix 10® デバイスでのIEEE Std. 1149.1 BST 回路のユーザーI/O BSC


注: TDI、TDO、TMS、TCK、TRST、VCC、GND、VREF、VSIGP、VSIGN、TEMPDIODE、およびRREFピンはBSCを備えていません。
表 2.   インテル® Stratix 10® デバイスのバウンダリー・スキャン・セルの説明以下の表に、 インテル® Stratix 10® デバイスのすべてのBSCのキャプチャー・レジスターとアップデート・レジスターの機能を示します。
ピンの種類 キャプチャー ドライブ 備考
出力キャプチャー レジスター OEキャプチャー レジスター 入力キャプチャー レジスター 出力アップデート レジスター OEアップデート レジスター 入力アップデート レジスター
ユーザーI/Oピン OUTJ OEJ PIN_IN PIN_OUT PIN_OE INJ —
専用入力 0 1 PIN_IN N.C. N.C. N.C. PIN_INはコントロールロジックへ駆動します
専用双方向1 0 OEJ PIN_IN N.C. N.C. N.C. PIN_INはコントロールロジックへ駆動します
専用出力2 OUTJ 0 0 N.C. N.C. N.C. OUTJは出力バッファーへ駆動
1 これには、NCONFIG、MSEL0、MSEL1、MSEL2、MSEL3、NCE、およびPORSELピンが含まれます。
2 CONF_DONE、NSTATUS、DCLKピンが含まれます。
レベル 2 の表題