インテル® Stratix® 10 デバイス・データシート

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ID 683181
日付 8/04/2017
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ドキュメント目次
ドキュメント目次 x
Stratix® 10 デバイス・データシート
Stratix® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング 用語集 1.6. 改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュート/アンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
供給電流と消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容差の仕様 内部ウィークプルアップ抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTLおよびHSTL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格の信号の仕様 SSTL差動I/O規格の仕様 差動HSTL I/Oおよび差動HSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
Lタイル・トランシーバー性能の仕様 Hタイル・トランシーバー性能の仕様 Eタイル・トランシーバー性能の仕様 コア性能の仕様 ペリフェラル性能の仕様 HPS性能の仕様– 暫定版
Lタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスLタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスLタイルのトランシーバーの仕様
Hタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスHタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスHタイルのトランシーバーの仕様
Eタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスEタイルのトランシーバー性能 トランシーバー・リファレンス・クロックの仕様 Stratix® 10 デバイスEタイルのトランスミッターの仕様 Stratix® 10 デバイスEタイルのレシーバーの仕様
コア性能の仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 内部温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
fPLLの仕様 I/O PLLの仕様
ペリフェラル性能の仕様 x
高速I/Oの規格 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 DLL範囲の仕様 1.2.5.5. DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPS性能の仕様– 暫定版 x
HPSクロックの性能– 暫定版 HPS PLLの仕様– 暫定版 HPS SPIのタイミング特性– 暫定版 HPS SD/MMCタイミングの特性 – 暫定版 HPS USB UPLIのタイミング特性 – 暫定版 HPS Ethernet Media Access Controller (EMAC) のタイミング特性– 暫定版 HPS I2Cのタイミング特性– 暫定版 HPS NANDのタイミング特性– 暫定版 HPSトレースタイミングの特性– 暫定版 HPS GPIOインターフェイス– 暫定版 HPS JTAGのタイミング特性– 暫定版 HPSプログラマブルI/Oのタイミング特性– 暫定版
HPS PLLの仕様– 暫定版 x
HPS PLL入力の要件– 暫定版 HPS PLLの性能– 暫定版
コンフィグレーションの仕様 x
PORの仕様 外部コンフィグレーション・クロック・ソースの要件 JTAGコンフィグレーション・タイミング ASコンフィグレーション・タイミング Avalon–STのコンフィグレーション・タイミング 1.3.6. NANDコンフィグレーション・タイミング 1.3.7. SD/MMCコンフィグレーション・タイミング 1.3.8. 初期化 コンフィグレーション・ビット・ストリームのサイズ 1.3.10. 最小コンフィグレーション時間の見積もり
Stratix® 10 デバイス・データシート

トランシーバー電源の動作条件

表 5.   Stratix® 10 GX/SX L、H–Tileデバイスのトランシーバー電源動作条件 — 暫定版
シンボル 説明 条件 11 最小値 12 通常値 最大値 単位
VCCT_GXB[L,R] トランスミッターの電源です。 チップ間 13 ≤ 17.4 Gbps

または

バックプレーン 14 ≤ 12.5 Gbps

1.0 1.03 1.06 V
VCCR_GXB[L,R] レシーバーの電源です。 チップ間 13 ≤ 17.4 Gbps

または

バックプレーン 14 ≤ 12.5 Gbps

1.0 1.03 1.06 V
VCCH_GXB[L,R] トランシーバーの高圧電力です。 — 1.710 1.8 1.890 V
表 6.   Stratix® 10 GX/SX/TX/MX デバイスEタイルのトランシーバー電源の動作条件 — 暫定版
シンボル 説明 最小値 15 通常値 最大値 15 単位
VCCERT トランシーバーの電源です。 0.87 0.9 0.93 V
VCCERT_PLL トランシーバーPLLの電源です。 0.87 0.9 0.93 V
VCCEHT アナログ電源 15 1.067 1.1 1.133 V
VCCL ペリフェラル回路の電源です。 0.725 0.75 0.775 V
VCCN2P5V_IO LVPECL REFCLKの電源です。 2.375 2.5 2.625 V
VCCR トランシーバーの高圧電力です。 1.71 1.8 1.89 V
注: 未使用のトランシーバー・チャネルと関連するほとんどのVCCR_GXBピンとVCCT_GXBピンは、消費電力を低減するためにタイルごとに接続します。特定のデザインに対して消費電力を抑えるには、 Stratix® 10 GX、GT、およびSXデバイスファミリーのピン接続ガイドラインあるいはインテル Quartus Prime ピンレポートに記載されたパッケージのピンアウトについての情報を参照してください。
関連情報
11 これらのデータレートの範囲は、トランシーバーのスピードグレードによって異なります。それぞれのデータシートの範囲を確認するには、 Stratix® 10 GX/SXデバイスのトランシーバー・パフォーマンスを参照してください。
12 この値は、DC (静的) 電源の許容値のバジェットを表しており、動的許容値の要件は含まれません。動的許容値の要件の追加バジェットについては、PDNツールを参照してください。
13 16 Gbpsを超えるデータレートで動作しているボンディングされたチャネルは、ピンで1.12 V ± 20 mVが必要です。デバイスの同じサイドに配置されたチャネルは、1.12 V ± 20 mV、VCCR_GXB、およびVCCT_GXB = 1.12 V ± 20 mVを必要とします。
14 バックプレーン・アプリケーションでは、DFE (デシジョン・フィードバック・イコライゼーション) などの高度イコライゼーション回路を有効にして信号障害を補うことが前提とされています。チップ間リンクは、DFEを必要としない短いリーチチャネルを持つアプリケーションのことを指します。
15 この値は、DC (静的) 電源の許容値のバジェットを表しており、動的許容値の要件は含まれません。動的許容値の要件の追加バジェットについては、PDNツールを参照してください。
レベル 2 の表題