インテル® Stratix® 10 デバイス・データシート

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ID 683181
日付 8/04/2017
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ドキュメント目次
ドキュメント目次 x
Stratix® 10 デバイス・データシート
Stratix® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング 用語集 1.6. 改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュート/アンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
供給電流と消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容差の仕様 内部ウィークプルアップ抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTLおよびHSTL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格の信号の仕様 SSTL差動I/O規格の仕様 差動HSTL I/Oおよび差動HSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
Lタイル・トランシーバー性能の仕様 Hタイル・トランシーバー性能の仕様 Eタイル・トランシーバー性能の仕様 コア性能の仕様 ペリフェラル性能の仕様 HPS性能の仕様– 暫定版
Lタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスLタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスLタイルのトランシーバーの仕様
Hタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスHタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスHタイルのトランシーバーの仕様
Eタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスEタイルのトランシーバー性能 トランシーバー・リファレンス・クロックの仕様 Stratix® 10 デバイスEタイルのトランスミッターの仕様 Stratix® 10 デバイスEタイルのレシーバーの仕様
コア性能の仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 内部温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
fPLLの仕様 I/O PLLの仕様
ペリフェラル性能の仕様 x
高速I/Oの規格 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 DLL範囲の仕様 1.2.5.5. DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPS性能の仕様– 暫定版 x
HPSクロックの性能– 暫定版 HPS PLLの仕様– 暫定版 HPS SPIのタイミング特性– 暫定版 HPS SD/MMCタイミングの特性 – 暫定版 HPS USB UPLIのタイミング特性 – 暫定版 HPS Ethernet Media Access Controller (EMAC) のタイミング特性– 暫定版 HPS I2Cのタイミング特性– 暫定版 HPS NANDのタイミング特性– 暫定版 HPSトレースタイミングの特性– 暫定版 HPS GPIOインターフェイス– 暫定版 HPS JTAGのタイミング特性– 暫定版 HPSプログラマブルI/Oのタイミング特性– 暫定版
HPS PLLの仕様– 暫定版 x
HPS PLL入力の要件– 暫定版 HPS PLLの性能– 暫定版
コンフィグレーションの仕様 x
PORの仕様 外部コンフィグレーション・クロック・ソースの要件 JTAGコンフィグレーション・タイミング ASコンフィグレーション・タイミング Avalon–STのコンフィグレーション・タイミング 1.3.6. NANDコンフィグレーション・タイミング 1.3.7. SD/MMCコンフィグレーション・タイミング 1.3.8. 初期化 コンフィグレーション・ビット・ストリームのサイズ 1.3.10. 最小コンフィグレーション時間の見積もり
Stratix® 10 デバイス・データシート

推奨動作条件

表 4.   Stratix® 10 デバイスの推奨動作条件 — 暫定版次の表は、 Stratix® 10 デバイで予期される定常電圧値をリストします。すべての電源ランプは水平状態にならず厳密に単調でなければなりません。
シンボル 説明 条件 最小値 3 通常値 最大値 3 単位
VCC コア電源です。 –E1V、–I1V、–E2V、–I2V、–E3V、–I3V 4 0.77~0.91 0.8~0.94 0.83~0.97 V
–E2L、–I2L 0.82 0.85 0.88 V
–E3X、–I3X 0.77 0.8 0.83 V
VCCP ペリフェラル回路およびトランシーバー・ファブリック・インターフェイスの電源です。 –E1V、–I1V、–E2V、–I2V、–E3V、–I3V 4 0.77~0.91 0.8~0.94 0.83~0.97 V
–E2L、–I2L 0.82 0.85 0.88 V
–E3X、–I3X 0.77 0.8 0.83 V
VCCIO_SDM コンフィグレーション・ピンの電源です。 1.8 V 1.71 1.8 1.89 V
VCCPLLDIG_SDM セキュアー・デバイス・マネージャー (SDM) ブロックのPLLデジタル電源です。 — 0.87 0.9 0.93 V
VCCPLL_SDM SDMブロックのPLLアナログ電源です。 — 1.71 1.8 1.89 V
VCCFUSEWR_SDM ヒューズブロック書き込み電源です。 — 2.35 2.4 2.45 V
VCCADC ADC電圧センサー電源です。 — 1.71 1.8 1.89 V
VCCERAM エンベデッド・メモリーおよびデジタル・トランシーバーの電源です。 0.9 V 0.87 0.9 0.93 V
VCCBAT 5 バッテリー・バックアップ電源電圧 (デザイン・セキュリティー揮発性キーレジスター用) です。 — 1.14 — 1.89 V
VCCPT プログラマブル・パワーテクノロジーとI/Oプリドライバー用の電源です。 1.8 V 1.71 1.8 1.89 V
VCCIO I/Oバッファーの電源です。 3.0 V (3 V I/Oのみ) 2.85 3 3.15 V
2.5 V (3 V I/Oのみ) 2.375 2.5 2.625 V
1.8 V 1.7 1.8 1.9 V
1.5 V 1.4 1.5 1.6 V
1.2 V 1.14 1.2 1.26 V
VCCIO_UIB コアとエンベデッドHBM2メモリーの間のユニバーサル・インターフェイス・バスの電源です。 1.2 V 0.9 1.2 1.5 V
VCCM エンベデッドHBM2メモリーの電源です。 — 2.375 2.5 2.625 V
VCCA_PLL PLLアナログ電圧レギュレーターの電源です。 — 1.71 1.8 1.89 V
VREFP_ADC 電圧センサーの高精度電圧リファレンスです。 — 1.2475 1.25 1.2525 V
VI 6 DC入力電圧です。 3 V I/O –0.3 — 3.6 V
LVDS I/O –0.3 — 2.46 V
VO 出力電圧です。 — 0 — VCCIO V
TJ 動作ジャンクション温度です。 拡張 0 — 100 °C
インダストリアル –40 — 100 °C
tRAMP 7 8 9 10 電源ランプ時間です。 標準POR 200 μs — 100 ms —
3 この値は、DC (静的) 電源の許容値のバジェットを表しており、動的許容値の要件は含まれません。動的許容値の要件の追加バジェットについては、電源分配ネットワーク (PDN) ツールを参照してください。
4 SmartVIDグレードのデバイスが適切なパフォーマンスを達成するには、電源管理バス (PMBus™) またはパルス変調 (PWM) インターフェイスを介してデバイスの設定を受信するためにコンフィグレーション可能な電圧レギュレーターあるいはシステムコントローラーの使用が必要となります。
5 Stratix® 10 デバイスのデザイン・セキュリティー機能を使用しない場合、VCCBATを1.8 V電源に接続します。 Stratix® 10 のパワー・オン・リセット (POR) 回路は、VCCBATをモニターします。
6 LVDS I/Oの値は、専用I/Oとデュアル・コンフィグレーションI/Oのすべてに適用可能です。
7 これはHPS電源に対しても適用可能です。HPS電源に対しては、HPS_PORSEL = 0の場合、tRAMPの仕様を参照し、HPS_PORSEL = 1の場合、高速PORのRAMPの仕様を参照してください。
8 tRAMPは、個々の電源供給のランプタイムであり、電源供給の合計のランプタイムではありません。
9 AS高速モードをサポートするには、 Stratix® 10 デバイスへのすべての電源供給が推奨動作条件の10 ms以内に完全にランプアップする必要があります。
10 ASノーマルモードをサポートするには、 Stratix® 10 デバイスのVCCIO_SDMが推奨動作条件の10 ms以内に完全にランプアップする必要があります。
レベル 2 の表題