インテルのみ表示可能 — GUID: mcn1465806013841
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1.3.6. NANDコンフィグレーション・タイミング
シンボル | 説明 | 最小値 | 最大値 | 単位 |
---|---|---|---|---|
tWP | ライト・イネーブル・パルス幅 | 10 | — | ns |
tWH | ライト・イネーブル・ホールドタイム | 7 | — | ns |
tRP | リード・イネーブル・パルス幅 | 10 | — | ns |
tREH | リード・イネーブル・ホールドタイム | 7 | — | ns |
tCLS | ライト・イネーブル・セットアップ・タイムへのコマンド・ラッチ・イネーブル | 10 | — | ns |
tCLH | ライト・イネーブル・ホールド・タイムへのコマンド・ラッチ・イネーブル | 5 | — | ns |
tCS | ライト・イネーブル・セットアップ・タイムへのチップ・イネーブル | 15 | — | ns |
tCH | ライト・イネーブル・ホールド・タイムへのチップ・イネーブル | 5 | — | ns |
TALS | ライト・イネーブル・セットアップ・タイムへのアドレス・ラッチ・イネーブル | 10 | — | ns |
tALH | ライト・イネーブル・ホールド・タイムへのアドレス・ラッチ・イネーブル | 5 | — | ns |
tDS | ライト・イネーブル・セットアップ・タイムへのデータ | 7 | — | ns |
tDH | ライト・イネーブル・ホールド・タイムへのデータ | 5 | — | ns |
tCEA | データ・アクセス・タイムへのチップ・イネーブル | — | 100 | ns |
tREA | データ・アクセス・タイムへのリード・イネーブル | — | 40 | ns |
tRHZ | データHighインピーダンスへのリード・イネーブル | — | 200 | ns |
tRR | ライト・イネーブルLowへのReady | 20 | — | ns |
tWB | R/B Lowへのライト・イネーブルHigh | — | 200 | ns |
図 28. NANDコマンドラッチのタイミング図
図 29. NANDアドレスラッチのタイミング図
図 30. NANDデータ出力サイクルのタイミング図
図 31. NANDデータ入力サイクルのタイミング図
図 32. Extended Data Output (EDO) サイクルに向けたNANDデータ入力タイミング図
図 33. NANDリードステータスのタイミング図
図 34. NANDリード・ステータス・エンハンストのタイミング図