インテル® Stratix® 10 デバイス・データシート

ID 683181
日付 8/04/2017
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I/O PLLの仕様

表 47.   Stratix® 10 デバイスのI/O PLLの仕様 — 暫定版
シンボル パラメーター 条件 最小値 通常値 最大値 単位
fIN 入力クロック周波数 –1スピードグレード 10 1,100 74 MHz
–2スピードグレード 10 900 74 MHz
–3スピードグレード 10 750 74 MHz
fINPFD PFDへの入力クロック周波数 10 325 MHz
fVCO PLL VCO動作範囲 –1スピードグレード 600 1,600 MHz
–2スピードグレード 600 1,434 MHz
–3スピードグレード 600 1,250 MHz
fCLBW PLLのクローズドループ帯域幅 0.5 10 MHz
tEINDUTY 入力クロックまたは外部フィードバック・クロック入力のデューティーサイクル 40 60 %
fOUT 内部クロックの出力周波数 (C カウンター) –1スピードグレード 1,100 MHz
–2スピードグレード 900 MHz
–3スピードグレード 750 MHz
fOUT_EXT 外部クロック出力の出力周波数 –1スピードグレード 800 MHz
–2スピードグレード 720 MHz
–3スピードグレード 650 MHz
tOUTDUTY 専用外部クロック出力のデューティーサイクル (50%に設定した場合) SmartVID以外 45 50 55 %
SmartVID 42 50 58 %
tFCOMP 外部フィードバック・クロック補償時間 5 ns
fDYCONFIGCLK mgmt_clkscanclkの動的コンフィグレーション・クロック 200 MHz
tLOCK end–of–deviceコンフィグレーションからのロックあるいはaresetディアサートに必要な時間 1 ms
tDLOCK 動的にロックするために必要な時間 (任意の非ポストスケール・カウンター/遅延の切り替えまたはリコンフィグレーション後) 1 ms
tPLL_PSERR PLL位相シフトの精度 ±50 ps
tARESET areset信号の最小パルス幅 10 ns
tINCCJ 75 76 入力クロックのサイクル間ジッター FREF ≥ 100 MHz 0.15 UI (p-p)
FREF < 100 MHz ±750 ps (p-p)
tOUTPJ_DC 専用クロック出力の周期ジッター FOUT ≥ 100 MHz 175 ps (p-p)
FOUT < 100 MHz 17.5 mUI (p-p)
tOUTCCJ_DC 専用クロック出力のサイクル・ツー・サイクル・ジッター FOUT ≥ 100 MHz 175 ps (p-p)
FOUT < 100 MHz 17.5 mUI (p-p)
tOUTPJ_IO 77 通常のI/Oのクロック出力の周期ジッター FOUT ≥ 100 MHz 600 ps (p-p)
FOUT < 100 MHz 60 mUI (p-p)
tOUTCCJ_IO 77 通常のI/Oのクロック出力のサイクル・ツー・サイクル・ジッター FOUT ≥ 100 MHz 600 ps (p-p)
FOUT < 100 MHz 60 mUI (p-p)
tCASC_OUTPJ_DC カスケードPLLの専用クロック出力の周期ジッター FOUT ≥ 100 MHz 175 ps (p-p)
FOUT < 100 MHz 17.5 mUI (p-p)
74 この仕様は、I/Oの最大周波数の制限を受けます。達成可能な最大I/O周波数は、各I/O規格ごとに異なり、またデザインおよびシステム固有の要因に依存します。デザインでタイミング収束が適切に実行されることを確認し、システムで達成可能な最大周波数を決定するために特定のデザインでHSPICE/IBISシミュレーションを実行します。
75 高い入力ジッターは、PLL出力ジッターに直接影響を与えます。 PLL出力クロックジッターを低くするには、ジッターが120 ps未満のクリーンなクロックソースを提供する必要があります。
76 FREFはfIN/Nです。仕様は、N = 1の場合に適用されます。
77 外部メモリー・インターフェイス・クロックの出力ジッターの仕様では、異なる測定方法を使用しています。詳細は、 Stratix® 10 デバイスのメモリー出力クロックジッターの仕様表で確認することができます。