インテル® Stratix® 10 デバイス・データシート

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ID 683181
日付 8/04/2017
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ドキュメント目次
ドキュメント目次 x
Stratix® 10 デバイス・データシート
Stratix® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング 用語集 1.6. 改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュート/アンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
供給電流と消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容差の仕様 内部ウィークプルアップ抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTLおよびHSTL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格の信号の仕様 SSTL差動I/O規格の仕様 差動HSTL I/Oおよび差動HSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
Lタイル・トランシーバー性能の仕様 Hタイル・トランシーバー性能の仕様 Eタイル・トランシーバー性能の仕様 コア性能の仕様 ペリフェラル性能の仕様 HPS性能の仕様– 暫定版
Lタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスLタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスLタイルのトランシーバーの仕様
Hタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスHタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスHタイルのトランシーバーの仕様
Eタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスEタイルのトランシーバー性能 トランシーバー・リファレンス・クロックの仕様 Stratix® 10 デバイスEタイルのトランスミッターの仕様 Stratix® 10 デバイスEタイルのレシーバーの仕様
コア性能の仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 内部温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
fPLLの仕様 I/O PLLの仕様
ペリフェラル性能の仕様 x
高速I/Oの規格 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 DLL範囲の仕様 1.2.5.5. DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPS性能の仕様– 暫定版 x
HPSクロックの性能– 暫定版 HPS PLLの仕様– 暫定版 HPS SPIのタイミング特性– 暫定版 HPS SD/MMCタイミングの特性 – 暫定版 HPS USB UPLIのタイミング特性 – 暫定版 HPS Ethernet Media Access Controller (EMAC) のタイミング特性– 暫定版 HPS I2Cのタイミング特性– 暫定版 HPS NANDのタイミング特性– 暫定版 HPSトレースタイミングの特性– 暫定版 HPS GPIOインターフェイス– 暫定版 HPS JTAGのタイミング特性– 暫定版 HPSプログラマブルI/Oのタイミング特性– 暫定版
HPS PLLの仕様– 暫定版 x
HPS PLL入力の要件– 暫定版 HPS PLLの性能– 暫定版
コンフィグレーションの仕様 x
PORの仕様 外部コンフィグレーション・クロック・ソースの要件 JTAGコンフィグレーション・タイミング ASコンフィグレーション・タイミング Avalon–STのコンフィグレーション・タイミング 1.3.6. NANDコンフィグレーション・タイミング 1.3.7. SD/MMCコンフィグレーション・タイミング 1.3.8. 初期化 コンフィグレーション・ビット・ストリームのサイズ 1.3.10. 最小コンフィグレーション時間の見積もり
Stratix® 10 デバイス・データシート

HPS SD/MMCタイミングの特性 – 暫定版

表 64.   インテル®® Stratix®® 10 デバイスのセキュアー・デジタル (SD)/マルチメディア・カード (MMC) のタイミング要件このタイミングは、1.8 Vで動作するSD、MMC、エンベデッドMMC (eMMC) カードに適用されます。
シンボル 説明 最小値 通常値 最大値 単位
Tsdmmc_cclk SDMMC_CCLKクロック周期 (Identificationモード) 2500 — — ns
SDMMC_CCLKクロック周期 (SDR12) 40 — — ns
SDMMC_CCLKクロック周期 (SDR25) 20 — — ns
Tdutycycle SDMMC_CCLKデューティーサイクル 45 50 55 %
Tsdmmc_cclk_jitter SDMMC_CCLK出力ジッター — — 2 %
Tsdmmc_clk 4で除算する前の内部リファレンスクロックです。l4_mp_clkによってソースされます。 5 — — ns
Td SDMMC_CMD/SDMMC_DATA[7:0]出力遅延100 Tsdmmc_clk × drvsel/2 101 — 3 + (Tsdmmc_clk × drvsel/2) 101 ns
Tsu SDMMC_CMD/SDMMC_DATA[7:0]入力セットアップ 102 6 – (Tsdmmc_clk × smplsel/2) — — ns
Th SDMMC_CMD/SDMMC_DATA[7:0]入力ホールド 102 0.5 + (Tsdmmc_clk × smplsel/2) — — ns

HPS I/Oは3Vモードをサポートしていませんが、SD/MMCカードは電源投入時に3Vで動作させる必要があります。 eMMCデバイスは、電源投入時に1.8Vで動作可能です。

注: SDカードは3Vで起動します。SDをサポートするには、デザイン内でSDカードとHPS SD/MMCインターフェイスの間にレベルシフターを含める必要があります。
図 10. SD/MMCのタイミング図
関連情報
100 sdmmcレジスターのdrvselビットフィールドが (システムマネージャーで) 3に設定されており、リファレンスクロック (l4_mp_clk) が200 MHzの場合、出力遅延タイムは7.5~10.5 nsとなります。
101

l4_mp_clkからソースされるsdmmc_clkは、SD/MMCコントローラー・リファレンス・クロックです。

102 sdmmcレジスターのsmplselビットフィールドが (システムマネージャーで) 2に設定されており、リファレンス・クロック (l4_mp_clk) が200 MHzの場合、セットアップ・タイムは1 ns、そしてホールドタイムは5.5 nsとなります。
レベル 2 の表題