インテル® Stratix® 10 デバイス・データシート

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ID 683181
日付 8/04/2017
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ドキュメント目次
ドキュメント目次 x
Stratix® 10 デバイス・データシート
Stratix® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング 用語集 1.6. 改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュート/アンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
供給電流と消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容差の仕様 内部ウィークプルアップ抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTLおよびHSTL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格の信号の仕様 SSTL差動I/O規格の仕様 差動HSTL I/Oおよび差動HSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
Lタイル・トランシーバー性能の仕様 Hタイル・トランシーバー性能の仕様 Eタイル・トランシーバー性能の仕様 コア性能の仕様 ペリフェラル性能の仕様 HPS性能の仕様– 暫定版
Lタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスLタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスLタイルのトランシーバーの仕様
Hタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスHタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスHタイルのトランシーバーの仕様
Eタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスEタイルのトランシーバー性能 トランシーバー・リファレンス・クロックの仕様 Stratix® 10 デバイスEタイルのトランスミッターの仕様 Stratix® 10 デバイスEタイルのレシーバーの仕様
コア性能の仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 内部温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
fPLLの仕様 I/O PLLの仕様
ペリフェラル性能の仕様 x
高速I/Oの規格 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 DLL範囲の仕様 1.2.5.5. DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPS性能の仕様– 暫定版 x
HPSクロックの性能– 暫定版 HPS PLLの仕様– 暫定版 HPS SPIのタイミング特性– 暫定版 HPS SD/MMCタイミングの特性 – 暫定版 HPS USB UPLIのタイミング特性 – 暫定版 HPS Ethernet Media Access Controller (EMAC) のタイミング特性– 暫定版 HPS I2Cのタイミング特性– 暫定版 HPS NANDのタイミング特性– 暫定版 HPSトレースタイミングの特性– 暫定版 HPS GPIOインターフェイス– 暫定版 HPS JTAGのタイミング特性– 暫定版 HPSプログラマブルI/Oのタイミング特性– 暫定版
HPS PLLの仕様– 暫定版 x
HPS PLL入力の要件– 暫定版 HPS PLLの性能– 暫定版
コンフィグレーションの仕様 x
PORの仕様 外部コンフィグレーション・クロック・ソースの要件 JTAGコンフィグレーション・タイミング ASコンフィグレーション・タイミング Avalon–STのコンフィグレーション・タイミング 1.3.6. NANDコンフィグレーション・タイミング 1.3.7. SD/MMCコンフィグレーション・タイミング 1.3.8. 初期化 コンフィグレーション・ビット・ストリームのサイズ 1.3.10. 最小コンフィグレーション時間の見積もり
Stratix® 10 デバイス・データシート

HPS Ethernet Media Access Controller (EMAC) のタイミング特性– 暫定版

表 66.   インテル®® Stratix®® 10 デバイスに向けたReduced Gigabit Media Independent Interface (RGMII) TXのタイミング要件
シンボル 説明 最小値 通常値 最大値 単位
Tclk (1000Base–T) TX_CLKクロック周期 8~50 PPM 8 8 + 50 PPM ns
Tclk (100Base–T) TX_CLKクロック周期 40~50 PPM 40 40 + 50 PPM ns
Tclk (10Base–T) TX_CLKクロック周期 400~50 PPM 400 400 + 50 PPM ns
Tdutycycle (1000Base–T) TX_CLKデューティーサイクル 45 50 55 %
Tdutycycle(10/100Base–T) TX_CLKデューティーサイクル 40 50 60 %

Td 103

104

TXD/TX_CTL―TX_CLK間の出力スキュー –0.5 — 0.5 ns
図 12. RGMII TXのタイミング図
表 67.   インテル®® Stratix®® 10 デバイスのRGMII RXのタイミング要件
シンボル 説明 最小値 通常値 最大値 単位
Tclk (1000Base–T) RX_CLKクロック周期 8~50 PPM 8 8 + 50 PPM ns
Tclk (100Base–T) RX_CLKクロック周期 40~50 PPM 40 40 + 50 PPM ns
Tclk (10Base–T) RX_CLKクロック周期 400~50 PPM 400 400 + 50 PPM ns
Tdutycycle(1000Base–T) RX_CLKデューティーサイクル 45 50 55 %
Tdutycycle(10/100Base–T) RX_CLKデューティーサイクル 40 50 60 %
Tsu RX_D/RX_CTL―RX_CLK間のセットアップ・タイム 1 — — ns
Th 105 RX_CLK―RX_D/RX_CTL間のホールドタイム 1 — — ns
図 13. RGMII RXのタイミング図
表 68.   インテル®® Stratix®® 10 デバイスに向けたReduced Media Independent Interface (RMII) クロックのタイミング要件
シンボル 説明 最小値 通常値 最大値 単位
Tclk REF_CLKクロック周期、HPS TX_CLKによりソースされます。 20~50 PPM 20 20 + 50 PPM ns
REF_CLK周期、外部クロックソースによりソースされます。 20~50 PPM 20 20 + 50 PPM ns
Tdutycycle_int クロック・デューティーサイクル、REF_CLKはTX_CLKによりソースされます。 35 50 65 %
Tdutycycle_ext クロック・デューティーサイクル、REF_CLKは外部クロックソースによりソースされます。 35 50 65 %
表 69.   インテル®® Stratix®® 10 デバイスのRMII TXのタイミング要件
シンボル 説明 最小値 通常値 最大値 単位
Td TX_CLK―TXD/TX_CTL間の出力データ遅延 2 — 10 ns
表 70.   インテル®® Stratix®® 10 デバイスのRMII RXのタイミング要件
シンボル 説明 最小値 通常値 最大値 単位
Tsu RX_D/RX_CTLセットアップ・タイム 2 — — ns
Th RX_D/RX_CTLホールドタイム 1 — — ns
表 71.   インテル®® Stratix®® 10 デバイス向けManagement Data Input/Output (MDIO) のタイミング要件
シンボル 説明 最小値 通常値 最大値 単位
Tclk MDCクロック周期 — 400 — ns
Td MDC―MDIO間の出力データ遅延 10 — 20 ns
Tsu MDIOデータのセットアップ・タイム 10 — — ns
Th MDIOデータのホールドタイム 0 — — ns
図 14. MDIOのタイミング図
関連情報
103 立ち上り時間と立ち下り時間は、I/O規格、ドライブ強度、および負荷によって異なります。インテル ではお客様のコンフィグレーションをシミュレーションすることを推奨しています。
104 クロック-データ間スキューを実装していないPHYを接続する場合、PHYの1nsのデータ―クロック間スキュー要件を満たすために、HPS I/Oプログラマブル遅延を使用してTX_CLKを1.5~2.0ns遅延させることが可能です。
105

クロック―データ間スキューを実装していないPHYを接続する場合、HPS I/Oプログラマブル遅延を使用して、RX_CLKを1.5~2ns遅延させることでHPS EMACの1nsのセットアップ・タイムを満たすことができます。

レベル 2 の表題