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Ixiasoft
高速I/Oの規格
シンボル | 条件 | –E1V、–I1V | –E2V、–E2L、–I2L、–I2V | –E3V、–E3X、–I3X、–I3V | 単位 | |||||||
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最小値 | 通常値 | 最大値 | 最小値 | 通常値 | 最大値 | 最小値 | 通常値 | 最大値 | ||||
fHSCLK_in (入力クロック周波数) 真の差動I/O 規格 | クロックブースト係数W =1~40。 80 | 10 | — | 800 | 10 | — | 700 | 10 | — | 625 | MHz | |
fHSCLK_in (入力クロック周波数) シングルエンドI/O規格 | クロックブースト係数W =1~40 80 | 10 | — | 625 | 10 | — | 625 | 10 | — | 525 | MHz | |
fHSCLK_OUT (出力クロック周波数) | — | — | — | 800 81 | — | — | 700 81 | — | — | 625 81 | MHz | |
トランスミッター | 真の差動I/O規格 – fHSDR (データレート) 82 | SERDES係数J = 4~10 83 85 84 | 85 | — | 1600 86 | 85 | — | 1434 86 | 85 | — | 1250 86 | Mbps |
SERDES係数J = 3 83 85 84 | 85 | — | 86 | 85 | — | 86 | 85 | — | 86 | Mbps | ||
SERDES係数J = 2、DDRレジスター使用。 | 85 | — | 840 86 87 | 85 | — | 86 87 | 85 | — | 86 87 | Mbps | ||
SERDES係数J = 1、DDRレジスター使用。 | 85 | — | 420 86 87 | 85 | — | 86 87 | 85 | — | 86 87 | Mbps | ||
tx Jitter – 真の差動I/O規格 | データレートの合計ジッター、600 Mbps~1.6 Gbps | — | — | 160 | — | — | 200 | — | — | 250 | ps | |
データレートの合計ジッター、< 600 Mbps | — | — | 0.1 | — | — | 0.12 | — | — | 0.15 | UI | ||
tDUTY 88 | 差動I/O規格のTX出力クロック・デューティーサイクル | 45 | 50 | 55 | 45 | 50 | 55 | 45 | 50 | 55 | % | |
tRISE & tFALL 84 89 | 真の差動I/O規格 | — | — | 160 | — | — | 180 | — | — | 200 | ps | |
TCCS 88 82 | 真の差動I/O規格 | — | — | 150 | — | — | 150 | — | — | 150 | ps | |
レシーバー | 真の差動I/O規格 – fHSDRDPA (データレート) | SERDES係数J = 4~1083 85 84 | — | — | 1600 | — | — | 1434 | — | — | 1250 | Mbps |
SERDES係数J = 3 83 85 84 | — | — | 86 | — | — | 86 | — | — | 86 | Mbps | ||
fHSDR (データレート) (DPAなし) 82 | SERDES係数J = 3~10 | 85 | — | 90 | 85 | — | 90 | 85 | — | 90 | Mbps | |
SERDES係数J = 2、DDRレジスター使用。 | 85 | — | 87 | 85 | — | 87 | 85 | — | 87 | Mbps | ||
SERDES係数J = 1、DDRレジスター使用。 | 85 | — | 87 | 85 | — | 87 | 85 | — | 87 | Mbps | ||
DPA (FIFOモード) | DPAランレングス | — | — | — | 10000 | — | — | 10000 | — | — | 10000 | UI |
DPA (ソフトCDRモード) | DPAランレングス | SGMII/GbEプロトコル | — | — | 5 | — | — | 5 | — | — | 5 | UI |
それ以外のプロトコル | — | — | 208 UIあたり50データ遷移 | — | — | 208 UIあたり50データ遷移 | — | — | 208 UIあたり50データ遷移 | — | ||
ソフトCDRモード | ソフトCDR ppmの許容値 | — | –300 | — | 300 | –300 | — | 300 | –300 | — | 300 | ppm |
非DPAモード | サンプリング・ウィンドウ | — | — | — | 300 | — | — | 300 | — | — | 300 | ps |
80 クロックブースト係数 (W) は入力データレートと入力データクロック間の比率です。
81 この値は、PHYクロックネットワークを使用することで達成可能です。
82 PCBトレース長でパッケージスキューを補償する必要があります。
83 Fmaxの仕様は、シリアルデータに使用される高速クロックに基づいています。インタフェースのFmaxは、デザインに依存する並列クロック領域にも依存しており、タイミング解析を必要とします。、
84 VCCおよびVCCPは組み合わされた電力層に存在し、チップ間の最大負荷は5 pFである必要があります。
85 最小仕様は、 (PLL、クロックピンなどの) 使用するクロックソースやクロック配線リソース (グローバル、リージョナル、ローカル) によって異なります。I/O差動バッファーとシリアライザーには最小トグルレートはありません。
86 シリコン特性評価待ちです。
87 デザインのタイミングを収束することが可能で、かつシグナル・インテグリティーがインターフェイス要件を満たすと仮定する場合、データレートの理想的な最大値は、SERDES係数 (J) x PLL最大出力周波数 (fOUT) となります。
88 DIVCLK = 1には適用されません。
89 これはデフォルトのプリエンファシスとVOD設定にのみ適用されます。
90 非DPAモードで達成可能な最大のデータレートを見積もるには、リンク・タイミング・クロージャー解析を実行します。サポートされる最大データレートを決定するには、ボード・スキュー・マージン、トランスミッターの遅延マージン、レシーバーのサンプリング・マージンを考慮する必要があります。