インテル® Stratix® 10 デバイス・データシート

ID 683181
日付 8/04/2017
Public
ドキュメント目次

用語集

表 88.  用語集
用語 定義
差動I/O規格 レシーバー入力波形

トランスミッター出力波形

fHSCLK I/O PLL入力クロック周波数
fHSDR 高速I/Oブロック — 最大/最小LVDSデータ転送レート (fHSDR = 1/TUI)、DPAなし。
fHSDRDPA 高速I/Oブロック — 最大/最小LVDSデータ転送レート 
(fHSDRDPA = 1/TUI)、DPAあり。
J 高速I/Oブロック — デシリアライゼーション・ファクター (パラレル・データ・バスの幅)
JTAGタイミング仕様 JTAGタイミング仕様:

RL レシーバ差動入力ディスクリート抵抗 ( Stratix® 10 デバイス外部)
サンプリング・ウィンドウ (SW) タイミング図 — データを正しくキャプチャーするために有効でなければならない期間。セットアップタイムとホールドタイムは、サンプリング・ウィンドウ内の理想的なストローブ位置を決定します。

シングルエンド電圧リファレンス形式のI/O規格 SSTLおよびHSTL I/OのJEDEC規格は、ACおよびDC入力信号値を定義します。ACの値は、レシーバーがそのタイミング仕様を満たす必要がある電圧レベルを示します。 DCの値は、レシーバーの最終的なロジックステートが明確に定義された電圧レベルを示します。レシーバー入力がAC値を交差した後、レシーバーは、新たなロジックステートに変化します。

新しいロジックステートは、入力がDC閾値を越えた状態を継続する限り、維持されます。このアプローチは、入力波形のリンギングが存在する状況で予測可能なレシーバーのタイミングを提供することを目的としています。

シングルエンド電圧リファレンス形式のI/O規格

tC 高速レシーバー/トランスミッターの入力および出力クロック周期。
TCCS (チャネル間スキュー) 同じPLLによってドライブされるチャネル全体のtCOのばらつきやクロックスキューを含む、最速の出力エッジと最低速の出力エッジ間のタイミング差です。クロックはTCCS測定に含まれます。(この表のSWのタイミング図を参照してください。)
tDUTY 高速I/Oブロック — 高速トランスミッター出力クロックのデューティーサイクル。
tFALL 信号のHighからLow への遷移時間 (80~20%) 。
tINCCJ PLLクロック入力のサイクル間ジッター許容値。
tOUTPJ_IO PLLによってドライブされるGPIOの周期ジッター。
tOUTPJ_DC PLLによってドライブされる専用クロック出力の周期ジッター。
tRISE 信号のLowからHighへの遷移時間 (20~80%)。
TUI (Timing Unit Interval) スキュー、伝播遅延、およびデータ・サンプリング・ウィンドウのために許容されるタイミング・バジェット (TUI = 1/(レシーバー入力クロック周波数の逓倍係数) = tC/w)。
VCM(DC) DCコモンモード入力電圧。
VICM 入力コモンモード電圧 — レシーバーにおける差動信号のコモンモード。
VICM(DC) VCM(DC) DCコモンモードの入力電圧。
VID 入力差動電圧振幅 — レシーバーにおける差動伝送の正導体入力とコンプリメンタリー導体間の電圧の差。
VDIF(AC) AC差動入力電圧 — スイッチングに必要なAC入力差動最低電圧。
VDIF(DC) DC差動入力電圧 — スイッチングに必要なDC入力差動最低電圧。
VIH 入力電圧High — デバイスがロジックHighとして受け入れる、入力に印加される最小正電圧。
VIH(AC) HighレベルAC入力電圧
VIH(DC) 入力HighレベルDC電圧
VIL 入力電圧Low — デバイスがロジックLowとして受け入れる、入力に印加される最大正電圧。
VIL(AC) 入力LowレベルAC電圧
VIL(DC) 入力LowレベルDC電圧
VOCM 出力コモンモード電圧 — トランスミッターにおける差動信号のコモンモード。
VOD 出力差動電圧振幅 — トランスミッターにおける差動伝送の正出力とコンプリメンタリー出力間の電圧の差。
VSWING 差動入力電圧
VIX 入力差動クロスポイント電圧
VOX 出力差動クロスポイント電圧
VX(AC) VIX 入力差動クロスポイント電圧
W 高速I/Oブロック — クロックブースト係数