インテル® Stratix® 10 デバイス・データシート

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ID 683181
日付 8/04/2017
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ドキュメント目次
ドキュメント目次 x
Stratix® 10 デバイス・データシート
Stratix® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング 用語集 1.6. 改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュート/アンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
供給電流と消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容差の仕様 内部ウィークプルアップ抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTLおよびHSTL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格の信号の仕様 SSTL差動I/O規格の仕様 差動HSTL I/Oおよび差動HSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
Lタイル・トランシーバー性能の仕様 Hタイル・トランシーバー性能の仕様 Eタイル・トランシーバー性能の仕様 コア性能の仕様 ペリフェラル性能の仕様 HPS性能の仕様– 暫定版
Lタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスLタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスLタイルのトランシーバーの仕様
Hタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスHタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスHタイルのトランシーバーの仕様
Eタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスEタイルのトランシーバー性能 トランシーバー・リファレンス・クロックの仕様 Stratix® 10 デバイスEタイルのトランスミッターの仕様 Stratix® 10 デバイスEタイルのレシーバーの仕様
コア性能の仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 内部温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
fPLLの仕様 I/O PLLの仕様
ペリフェラル性能の仕様 x
高速I/Oの規格 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 DLL範囲の仕様 1.2.5.5. DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPS性能の仕様– 暫定版 x
HPSクロックの性能– 暫定版 HPS PLLの仕様– 暫定版 HPS SPIのタイミング特性– 暫定版 HPS SD/MMCタイミングの特性 – 暫定版 HPS USB UPLIのタイミング特性 – 暫定版 HPS Ethernet Media Access Controller (EMAC) のタイミング特性– 暫定版 HPS I2Cのタイミング特性– 暫定版 HPS NANDのタイミング特性– 暫定版 HPSトレースタイミングの特性– 暫定版 HPS GPIOインターフェイス– 暫定版 HPS JTAGのタイミング特性– 暫定版 HPSプログラマブルI/Oのタイミング特性– 暫定版
HPS PLLの仕様– 暫定版 x
HPS PLL入力の要件– 暫定版 HPS PLLの性能– 暫定版
コンフィグレーションの仕様 x
PORの仕様 外部コンフィグレーション・クロック・ソースの要件 JTAGコンフィグレーション・タイミング ASコンフィグレーション・タイミング Avalon–STのコンフィグレーション・タイミング 1.3.6. NANDコンフィグレーション・タイミング 1.3.7. SD/MMCコンフィグレーション・タイミング 1.3.8. 初期化 コンフィグレーション・ビット・ストリームのサイズ 1.3.10. 最小コンフィグレーション時間の見積もり
Stratix® 10 デバイス・データシート

ASコンフィグレーション・タイミング

表 80.   Stratix® 10 デバイスのASタイミング・パラメーター — 暫定版 インテル ではスキューを最小限に抑えるためには、AS_CLKに対するnCSOピンとAS_DATAピンのトレース長のマッチングを実行することを推奨しています。nCSOとAS_CLK間のスキューの許容値は、200 ps未満です。AS_DATAとAS_CLK間のスキューの許容範囲は、200 ps~400 psです。
シンボル 説明 最小値 通常値 最大値 単位
Tclk AS_CLKクロックの周期 7.52 — — ns
Tdutycycle AS_CLKデューティーサイクル 45 50 55 %
Tdcsfrs AS_nCSO[3:0]は最初のAS_CLKエッジにアサートされます。 4.21 121 — 6.05 121 ns
Tdcslst AS_nCSO[3:0]にディアサートされる最後のAS_CLKエッジ 5.18 121 — 7.03 121 ns
Tdo AS_DATA0出力遅延 0 — 1.31 ns
Text_delay 122 AS信号の外部伝播遅延の合計 0 — 15 ns
Text_skew AS_DATA信号のスキュー遅延 — — 2 ns
Tdcsb2b 2つのバック・ツー・バック転送間におけるスレーブ選択デアサートの最小遅延 1 — — AS_CLK
図 25. ASコンフィグレーションにおけるシリアル出力のタイミング図
図 26. ASコンフィグレーションにおけるシリアル入力のタイミング図
121 ASは最大クロック周波数 = 133 MHz で動作しています。ASのクロック周波数が 133 MHz未満で動作する場合、遅延はより大きくなります。
122

Text_delay = Tbd_clk + Tco + Tbd_data + Tadd

Tbd_clk: FPGAとフラッシュデバイス間におけるAS_CLKの伝播遅延

Tco: フラッシュデバイスの出力ホールドタイム

Tbd_data: FPGAとフラッシュデバイス間におけるAS_DATAの伝播遅延

Tadd: AS_DATAインターフェイスのアクティブ/パッシブ・コンポーネントの伝搬遅延

レベル 2 の表題