インテル® Stratix® 10 デバイス・データシート

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ID 683181
日付 8/04/2017
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ドキュメント目次
ドキュメント目次 x
Stratix® 10 デバイス・データシート
Stratix® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング 用語集 1.6. 改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュート/アンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
供給電流と消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容差の仕様 内部ウィークプルアップ抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTLおよびHSTL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格の信号の仕様 SSTL差動I/O規格の仕様 差動HSTL I/Oおよび差動HSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
Lタイル・トランシーバー性能の仕様 Hタイル・トランシーバー性能の仕様 Eタイル・トランシーバー性能の仕様 コア性能の仕様 ペリフェラル性能の仕様 HPS性能の仕様– 暫定版
Lタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスLタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスLタイルのトランシーバーの仕様
Hタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスHタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスHタイルのトランシーバーの仕様
Eタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスEタイルのトランシーバー性能 トランシーバー・リファレンス・クロックの仕様 Stratix® 10 デバイスEタイルのトランスミッターの仕様 Stratix® 10 デバイスEタイルのレシーバーの仕様
コア性能の仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 内部温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
fPLLの仕様 I/O PLLの仕様
ペリフェラル性能の仕様 x
高速I/Oの規格 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 DLL範囲の仕様 1.2.5.5. DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPS性能の仕様– 暫定版 x
HPSクロックの性能– 暫定版 HPS PLLの仕様– 暫定版 HPS SPIのタイミング特性– 暫定版 HPS SD/MMCタイミングの特性 – 暫定版 HPS USB UPLIのタイミング特性 – 暫定版 HPS Ethernet Media Access Controller (EMAC) のタイミング特性– 暫定版 HPS I2Cのタイミング特性– 暫定版 HPS NANDのタイミング特性– 暫定版 HPSトレースタイミングの特性– 暫定版 HPS GPIOインターフェイス– 暫定版 HPS JTAGのタイミング特性– 暫定版 HPSプログラマブルI/Oのタイミング特性– 暫定版
HPS PLLの仕様– 暫定版 x
HPS PLL入力の要件– 暫定版 HPS PLLの性能– 暫定版
コンフィグレーションの仕様 x
PORの仕様 外部コンフィグレーション・クロック・ソースの要件 JTAGコンフィグレーション・タイミング ASコンフィグレーション・タイミング Avalon–STのコンフィグレーション・タイミング 1.3.6. NANDコンフィグレーション・タイミング 1.3.7. SD/MMCコンフィグレーション・タイミング 1.3.8. 初期化 コンフィグレーション・ビット・ストリームのサイズ 1.3.10. 最小コンフィグレーション時間の見積もり
Stratix® 10 デバイス・データシート

絶対最大定格

この項では、 Stratix® 10 デバイスの絶対最大定格を定義します。この値は、デバイスを使用した試験結果、破損に至るまでの理論的なモデル、破損のメカニズムに基づいています。デバイスの機能的動作は、これらの条件を示唆するものではありません。

注意:
絶対最大定格表に記載されている範囲外の条件下では、デバイスに恒久的な損傷を与える可能性があります。また、絶対最大定格で長期間デバイスを動作させる場合、デバイスに望ましくない影響を与える場合があります。
表 2.   Stratix® 10 デバイスの絶対最大定格 — 暫定版
シンボル 説明 条件 最小値 最大値 単位
VCC コア電源です。 — –0.50 1.26 V
VCCP ペリフェラル回路およびトランシーバー・ファブリック・インターフェイスの電源です。 — –0.50 1.26 V
VCCERAM エンベデッド・メモリーおよびデジタル・トランシーバーの電源です。 — –0.50 1.24 V
VCCPT プログラマブル・パワーテクノロジーとI/Oプリドライバー用の電源です。 — –0.50 2.46 V
VCCBAT デザイン・セキュリティ揮発性キーレジスター用のバッテリー・バックアップ電源です。 — –0.50 2.46 V
VCCIO_SDM コンフィグレーション・ピンの電源です。 — –0.50 2.46 V
VCCIO I/Oバッファーの電源です。 3 V I/O –0.50 4.10 V
LVDS I/O 1 –0.50 2.46 V
VCCA_PLL PLL (Phase–locked loop) のアナログ電源です。 — –0.50 2.46 V
VCCT_GXB トランスミッターのアナログ電源です。 — –0.50 1.47 V
VCCR_GXB レシーバーのアナログ電源です。 — –0.50 1.47 V
VCCH_GXB トランスミッター出力バッファーの電源です。 — –0.50 2.46 V
VCCL_HPS HPSのコア電圧およびペリフェラル回路の電源です。 — –0.50 1.30 V
VCCIO_HPS HPS I/Oバッファーの電源です。 LVDS I/O 1 –0.50 2.46 V
VCCPLL_HPS HPS PLLの電源です。 — –0.50 2.46 V
IOUT ピンあたりのDC出力電流です。 — –25 40 mA
TJ 動作ジャンクション温度 — –55 125 °C
TSTG 保存温度 (バイアスなし) — –65 150 °C
1 LVDS I/Oの値は、専用I/Oとデュアル・コンフィグレーションI/Oのすべてに適用可能です。
レベル 2 の表題