インテルのみ表示可能 — GUID: vgo1395820527630
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2.3. UFM のブロック図
以下に、アルテラ・オンチップ・フラッシュIP コア・ブロック図のトップレベル・ビューを示します。アルテラ・オンチップ・フラッシュIP コアは、 MAX® 10 FPGA 向けにパラレル・インターフェイスとシリアル・インターフェイスのどちらもサポートしています。
図 1. アルテラ・オンチップ・フラッシュIP コアのブロック図
このIP ブロックは、2 つのAvalon-MM スレーブ・コントローラーを有します。
- データ：フラッシュへの読み出しとプログラミングのアクセスを提供するUFM ブロックのラッパー
- コントロール：フラッシュ向けのCSR およびステータスレジスターであり、プログラミングと消去動作にのみ必要とされる
以下の図に、読み出しおよびプログラミング（書き込み）動作時のAvalon-MM インターフェイスの詳細な概要を示します。
図 2. パラレルモードでのアルテラ・オンチップ・フラッシュIP コアでのAvalon-MM スレーブの読み出しおよびプログラミング（書き込み）動作以下の図に、 MAX® 10 デバイスのパラレルモードでの標準的なインターフェイスを示します。
図 3. シリアルモードでのアルテラ・オンチップ・フラッシュIP コアでのAvalon-MM スレーブの読み出しおよびプログラミング（書き込み）動作以下の図に、 MAX® 10 デバイスのシリアルモードでの標準的なインターフェイスを示します。
以下の図に、読み出し専用動作時のAvalon-MM インターフェイスの詳細な概要を示します。
図 4. パラレルモードでのアルテラ・オンチップ・フラッシュIP コアでのAvalon-MM スレーブの読み出し専用動作
図 5. シリアルモードでのアルテラ・オンチップ・フラッシュIP コアでのAvalon-MM スレーブの読み出し専用動作