インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザイン制約

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ID 683143
日付 10/16/2019
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ドキュメント目次
ドキュメント目次 x
1. デザインの制約 2. インターフェイス・プランニング 3. デバイスI/Oピンの管理 A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. デザインの制約 x
1.1. GUIでのデザイン制約デザインの指定 1.2. Tclスクリプトによるデザインの制約 1.3. 完全に反復的なスクリプトフロー 1.4. デザインの制約の改訂履歴
1.1. GUIでのデザイン制約デザインの指定 x
1.1.1. グローバル制約と割り当て 1.1.2. ノード、エンティティー、およびインスタンス・レベルの制約 1.1.3. インテル® Quartus® Prime GUIのコンポーネント間の調査 1.1.4. GUIでのタイミング制約の指定
1.1.2. ノード、エンティティー、およびインスタンス・レベルの制約 x
1.1.2.1. Assignment Editorでインスタンス固有の制約を指定する　 1.1.2.2. 多次元バス制約の指定　 1.1.2.3. Pin PlannerでI/O制約を指定する 1.1.2.4. Interface Plannerでのインターフェイスの制約を計画する 1.1.2.5. Chip Plannerを使用して制約を調整する　 1.1.2.6. Design Partition Plannerでのデザイン・パーティションの作成
1.2. Tclスクリプトによるデザインの制約 x
1.2.1. プロジェクトの作成と制約の適用 1.2.2. ピンの割り当て 1.2.3. Jamファイルの生成 1.2.4. Synopsys* Design Constraint (.sdc)ファイル 1.2.5. Tcl-onlyスクリプトのフロー
1.2.5. Tcl-onlyスクリプトのフロー x
1.2.5.1. Tcl-only Timing Analysis
2. インターフェイス・プランニング x
2.1. インターフェイス計画の概要　 2.2. Interface Plannerの使用 2.3. Interface Plannerユーザー・インターフェイス・コントロール 2.4. Interface Planner レポート 2.5. インターフェイス・プランニングの改訂履歴
2.2. Interface Plannerの使用 x
2.2.1. ステップ1：プロジェクトのセットアップ 2.2.2. ステップ2:Interface Plannerの初期化 2.2.3. ステップ3：プロジェクトの割り当てで計画の更新 2.2.4. ステップ4：ペリフェラル機器の配置の計画 2.2.5. ステップ5：配置データを報告する 2.2.6. ステップ6：計画の制約の検証とエクスポート　
2.2.4. ステップ4：ペリフェラル機器の配置の計画 x
2.2.4.1. クロック・ネットワークの計画 2.2.4.2. フロアプランの保存と読み込み
2.3. Interface Plannerユーザー・インターフェイス・コントロール x
2.3.1. フロー制御 2.3.2. Homeタブのコントロール 2.3.3. Assignmentsタブのコントロール 2.3.4. Planタブのコントロール 2.3.5. Reportsタブのコントロール
2.4. Interface Planner レポート x
2.4.1. レポートおよびサマリー 2.4.2. Report Pins 2.4.3. Report HSSI Channels 2.4.4. Report Clocks 2.4.5. Report Periphery Locations 2.4.6. Report Cell Connectivity 2.4.7. Report Instance Assignments
3. デバイスI/Oピンの管理 x
3.1. I/Oプランニングの概要 3.2. I/Oピンの割り当て 3.3. I/Oピン割り当てのインポートとエクスポート 3.4. EPM240Gのピン・アサインメント 3.5. I/Oタイミング 3.6. ルーティングおよびタイミング遅延の表示 3.7. スクリプトAPI 3.8. デバイスI/Oピンの管理の改訂履歴
3.1. I/Oプランニングの概要 x
3.1.1. 基本的なI/O計画フロー 3.1.2. PCBデザインツールの統合 3.1.3. Intelデバイス規約　
3.2. I/Oピンの割り当て x
3.2.1. 排他的なピングループへの割り当て　 3.2.2. スルーレートとドライブ強度の割り当て　 3.2.3. 差動ピンの割り当て 3.2.4. Tclコマンドを使用したピン・アサインメントの入力　 3.2.5. HDLコードでのピン・アサインメントの入力　
3.2.3. 差動ピンの割り当て x
3.2.3.1. 差動ピンでのI/O配置ルールのオーバーライド
3.2.5. HDLコードでのピン・アサインメントの入力　 x
3.2.5.1. 低レベルI/Oプリミティブの使用
3.3. I/Oピン割り当てのインポートとエクスポート x
3.3.1. PCBツールのインポートとエクスポート　 3.3.2. 別のターゲットデバイスへの割り当ての移行　
3.4. EPM240Gのピン・アサインメント x
3.4.1. I/O割り当て検証規則 3.4.2. I/Oアサインメントの解析 3.4.3. I/O分析レポートについて
3.4.2. I/Oアサインメントの解析 x
3.4.2.1. デザインファイルを使用しない早期I/O割り当て解析 3.4.2.2. デザインファイルを使用したI/O割り当て分析 3.4.2.3. デフォルトのI/Oピン分析のオーバーライド
3.5. I/Oタイミング x
3.5.1. 高度なI/Oタイミングの実行 3.5.2. 容量性負荷によるI/Oタイミングと電力の調整
3.5.1. 高度なI/Oタイミングの実行 x
3.5.1.1. ボードの熱モデル 3.5.1.2. ボード・トレース・モデルの定義 3.5.1.3. ボード・トレース・モデルの変更　　 3.5.1.4. 近端と遠端のI/Oタイミング解析の指定 3.5.1.5. 高度なI/Oタイミング解析レポート
3.7. スクリプトAPI x
3.7.1. 生成された合成可能なネットリスト。 3.7.2. Reserve Pins 3.7.3. 場所を設定 3.7.4. 排他的I/Oグループ 3.7.5. スルーレートと電流強度
1. デザインの制約
2. インターフェイス・プランニング
3. デバイスI/Oピンの管理
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

3.4.1. I/O割り当て検証規則

I/O割り当て分析は、次のルールに照らして割り当てを検証します。

表 20.  I/Oルールチェックの例
ルール 変更内容 HDLが必要か

I/O バンク

I/Oバンクに割り当てられているピンの数に対して、I/Oバンクに割り当てられているピンの数をチェックします。

 不要

I/O bank VCCIO voltage compatibility

I/Oバンクに割り当てられたピンに必要なVCCIOが1つだけであることを確認します。

 不要

I/O bank VREF voltage compatibility

I/Oバンクに割り当てられたピンに必要なVREFが1つだけであることを確認します。

 不要

I/O standard and location conflicts

ピンの場所が割り当てられたI/O規格をサポートしているかどうかを確認します。

 不要

I/O standard and signal direction conflicts

ピンの位置が割り当てられたI/O規格と方向をサポートしているかどうかを確認します。たとえば、特定のピン位置の特定のI/O規格は、出力ピンのみをサポートできます。

 不要

Differential I/O standards cannot have open drain turned on

差動I/O規格のすべてのピンのオープンドレインがオフになっていることを確認します。

 不要

I/O standard and drive strength conflicts

ドライブ強度の割り当てがI/O規格の仕様内にあるかどうかを確認します。

 不要

Drive strength and location conflicts

ピンの位置が割り当てられたドライブ強度をサポートしているかどうかを確認します。　

 不要

BUSHOLD and location conflicts

ピン位置がBUSHOLDをサポートしているかどうかを確認します。たとえば、専用のクロックピンはBUSHOLDをサポートしていません。　

 不要

WEAK_PULLUP and location conflicts

ピンロケーションがWEAK_PULLUPをサポートしているかどうかを確認します（たとえば、専用クロックピンはWEAK_PULLUPをサポートしていません）。　

 不要

Electromigration check

連続するパッドの結合されたドライブ強度が特定の制限を超えているかどうかをチェックします。 たとえば、 Stratix® IIデバイスの10個の連続パッドの合計電流ドライブは200 mAを超えることはできません。

不要

PCI_IO clamp diode, location, and I/O standard conflicts

割り当てられたI/O規格とともにピンの位置がPCI_IOクランプダイオードをサポートしているかどうかを確認します。

 不要

SERDES and I/O pin location compatibility check

デザイン内のSERDESに接続されているすべてのピンが専用のSERDESピンロケーションに割り当てられていることを確認します。　

 有効

PLL and I/O pin location compatibility check

PLLに接続されているピンが専用のPLLピン位置に割り当てられているかどうかを確認します。　

 有効
表 21.  シグナルスイッチングノイズルール
ルール 変更内容 HDLが必要か

I/O bank cannot have single-ended I/O when DPA exists

DPAと同じI/OバンクにシングルエンドI/Oピンが存在しないことを確認します。

 不要

A PLL I/O bank does not support both a single-ended I/O and a differential signal simultaneously

差動信号が存在する場合、PLL I/OバンクにシングルエンドI/Oピンが存在しないことを確認します。

 不要

シングルエンド入力は、差動I/O ピンから所定の距離だけ離れている必要があります。

シングルエンド入力ピンが差動I/O ピンから所定の距離だけ離れているかチェックします。

 不要

Single-ended output must be a certain distance away from a VREF pad

シングルエンド入力ピンが差動I/O ピンから所定の距離だけ離れているかチェックします。

 不要

シングルエンド入力は、差動I/O ピンから所定の距離だけ離れている必要があります。

シングルエンド入力ピンが差動I/O ピンから所定の距離だけ離れているかチェックします。

 不要

Too many outputs or bidirectional pins in a VREFGROUP when a VREF is used

VREFが使用されている場合、VREFGROUPに一定数以下の出力または双方向ピンがあることを確認します。　

 不要

Too many outputs in a VREFGROUP

VREFGROUPに含まれる出力が多すぎるかどうかを確認します。　

 不要
レベル 2 の表題