インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザイン制約

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ID 683143
日付 10/16/2019
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ドキュメント目次
ドキュメント目次 x
1. デザインの制約 2. インターフェイス・プランニング 3. デバイスI/Oピンの管理 A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. デザインの制約 x
1.1. GUIでのデザイン制約デザインの指定 1.2. Tclスクリプトによるデザインの制約 1.3. 完全に反復的なスクリプトフロー 1.4. デザインの制約の改訂履歴
1.1. GUIでのデザイン制約デザインの指定 x
1.1.1. グローバル制約と割り当て 1.1.2. ノード、エンティティー、およびインスタンス・レベルの制約 1.1.3. インテル® Quartus® Prime GUIのコンポーネント間の調査 1.1.4. GUIでのタイミング制約の指定
1.1.2. ノード、エンティティー、およびインスタンス・レベルの制約 x
1.1.2.1. Assignment Editorでインスタンス固有の制約を指定する　 1.1.2.2. 多次元バス制約の指定　 1.1.2.3. Pin PlannerでI/O制約を指定する 1.1.2.4. Interface Plannerでのインターフェイスの制約を計画する 1.1.2.5. Chip Plannerを使用して制約を調整する　 1.1.2.6. Design Partition Plannerでのデザイン・パーティションの作成
1.2. Tclスクリプトによるデザインの制約 x
1.2.1. プロジェクトの作成と制約の適用 1.2.2. ピンの割り当て 1.2.3. Jamファイルの生成 1.2.4. Synopsys* Design Constraint (.sdc)ファイル 1.2.5. Tcl-onlyスクリプトのフロー
1.2.5. Tcl-onlyスクリプトのフロー x
1.2.5.1. Tcl-only Timing Analysis
2. インターフェイス・プランニング x
2.1. インターフェイス計画の概要　 2.2. Interface Plannerの使用 2.3. Interface Plannerユーザー・インターフェイス・コントロール 2.4. Interface Planner レポート 2.5. インターフェイス・プランニングの改訂履歴
2.2. Interface Plannerの使用 x
2.2.1. ステップ1：プロジェクトのセットアップ 2.2.2. ステップ2:Interface Plannerの初期化 2.2.3. ステップ3：プロジェクトの割り当てで計画の更新 2.2.4. ステップ4：ペリフェラル機器の配置の計画 2.2.5. ステップ5：配置データを報告する 2.2.6. ステップ6：計画の制約の検証とエクスポート　
2.2.4. ステップ4：ペリフェラル機器の配置の計画 x
2.2.4.1. クロック・ネットワークの計画 2.2.4.2. フロアプランの保存と読み込み
2.3. Interface Plannerユーザー・インターフェイス・コントロール x
2.3.1. フロー制御 2.3.2. Homeタブのコントロール 2.3.3. Assignmentsタブのコントロール 2.3.4. Planタブのコントロール 2.3.5. Reportsタブのコントロール
2.4. Interface Planner レポート x
2.4.1. レポートおよびサマリー 2.4.2. Report Pins 2.4.3. Report HSSI Channels 2.4.4. Report Clocks 2.4.5. Report Periphery Locations 2.4.6. Report Cell Connectivity 2.4.7. Report Instance Assignments
3. デバイスI/Oピンの管理 x
3.1. I/Oプランニングの概要 3.2. I/Oピンの割り当て 3.3. I/Oピン割り当てのインポートとエクスポート 3.4. EPM240Gのピン・アサインメント 3.5. I/Oタイミング 3.6. ルーティングおよびタイミング遅延の表示 3.7. スクリプトAPI 3.8. デバイスI/Oピンの管理の改訂履歴
3.1. I/Oプランニングの概要 x
3.1.1. 基本的なI/O計画フロー 3.1.2. PCBデザインツールの統合 3.1.3. Intelデバイス規約　
3.2. I/Oピンの割り当て x
3.2.1. 排他的なピングループへの割り当て　 3.2.2. スルーレートとドライブ強度の割り当て　 3.2.3. 差動ピンの割り当て 3.2.4. Tclコマンドを使用したピン・アサインメントの入力　 3.2.5. HDLコードでのピン・アサインメントの入力　
3.2.3. 差動ピンの割り当て x
3.2.3.1. 差動ピンでのI/O配置ルールのオーバーライド
3.2.5. HDLコードでのピン・アサインメントの入力　 x
3.2.5.1. 低レベルI/Oプリミティブの使用
3.3. I/Oピン割り当てのインポートとエクスポート x
3.3.1. PCBツールのインポートとエクスポート　 3.3.2. 別のターゲットデバイスへの割り当ての移行　
3.4. EPM240Gのピン・アサインメント x
3.4.1. I/O割り当て検証規則 3.4.2. I/Oアサインメントの解析 3.4.3. I/O分析レポートについて
3.4.2. I/Oアサインメントの解析 x
3.4.2.1. デザインファイルを使用しない早期I/O割り当て解析 3.4.2.2. デザインファイルを使用したI/O割り当て分析 3.4.2.3. デフォルトのI/Oピン分析のオーバーライド
3.5. I/Oタイミング x
3.5.1. 高度なI/Oタイミングの実行 3.5.2. 容量性負荷によるI/Oタイミングと電力の調整
3.5.1. 高度なI/Oタイミングの実行 x
3.5.1.1. ボードの熱モデル 3.5.1.2. ボード・トレース・モデルの定義 3.5.1.3. ボード・トレース・モデルの変更　　 3.5.1.4. 近端と遠端のI/Oタイミング解析の指定 3.5.1.5. 高度なI/Oタイミング解析レポート
3.7. スクリプトAPI x
3.7.1. 生成された合成可能なネットリスト。 3.7.2. Reserve Pins 3.7.3. 場所を設定 3.7.4. 排他的I/Oグループ 3.7.5. スルーレートと電流強度
1. デザインの制約
2. インターフェイス・プランニング
3. デバイスI/Oピンの管理
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

3.4.2. I/Oアサインメントの解析

I/O割り当て分析は、I/Oシステムとボードレイアウトルールの完全なセットに対してI/O割り当てを検証します。完全なI/O割り当て解析は、PLL、LVDS、またはギガビット・トランシーバー・ブロックなどのリソースから直接供給されるか、供給されるブロックを検証します。さらに、チェッカーは適切なVREFピンの使用、ピンの位置、および許容される混合I/O規格の合法性を検証します。

初期のピンプランニング中にI/O割り当て解析を実行して、コンパイルの前に初期予約ピン・アサインメントを検証します。デザインファイルを定義したら、I/O割り当て解析を実行して、合成されたネットリストに関してより徹底的な合法性チェックを実行します。 I/O割り当てを変更するたびに、I/O割り当て分析を実行します。

フィッターはピンを割り当てて、制約に対応します。たとえば、エッジの位置をLVDSピンのグループに割り当てると、フィッターは指定されたエッジの位置の各LVDSピンにピンの位置を割り当ててから、合法性チェックを実行します。フィッター配置ピンを表示するには、ピンプランナーでShow Fitter Placementsをクリックします。これらの提案されたピン位置を受け入れるには、ピン・アサインメントをバックアノテーションする必要があります。

I/O割り当て警告レポートを表示して、すべての割り当て警告を表示および解決します。たとえば、一部のデザインピンのドライブ強度またはスルーレートが未定義であるという警告。フィッターは、未定義のシングルエンド出力および双方向ピンをキャリブレーションされていないOCTとして認識します。警告を解決するには、報告されたピンにCurrent Strength 、 Slew RateまたはSlow Slew Rateを割り当てます。または、 Terminationをピンに割り当てることができます。ピンにOCTが割り当てられている場合、ドライブ強度またはスルーレート設定を割り当てることはできません。

レベル 2 の表題