PCI Express*向け F タイル Avalon® ストリーミングのインテル® FPGA IPユーザーガイド

ダウンロード PDF
ID 683140
日付 12/17/2021
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次
ドキュメント目次 x
1. 頭字語 2. はじめに 3. IPアーキテクチャーと機能の説明 4. 高度な機能 5. インターフェイス 6. パラメーター 7. テストベンチ 8. トラブルシューティング/デバッグ 9. Fタイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ 10. Fタイル Avalon ストリーミング インテル FPGA IP forPCI Expressユーザーガイドの改訂履歴 A. コンフィグレーション・スペース・レジスター B. エンドポイントモードでのアドレス変換サービス（ATS）の実装 C. TLPバイパスモードでユーザー・アプリケーションに転送されるパケット D. ルートポートの列挙
2. はじめに x
2.1. このボードについて 2.2. 特性 2.3. リリース情報 2.4. サポートされるデバイスファミリー 2.5. リソース利用率りそーすりようりつ 2.6. IPコアとデザイン例のサポートレベル
3. IPアーキテクチャーと機能の説明 x
3.1. アーキテクチャー 3.2. 機能の説明 3.3. Avalon-ST TXインターフェイス 3.4. 割り込み 3.5. 完了タイムアウト 3.6. ホットプラグ 3.7. パワー・マネジメント 3.8. コンフィグレーション出力インターフェイス（COI） 3.9. コンフィグレーション・インターセプト・インターフェイス（EPのみ） 3.10. ハードIPリコンフィグレーション・インターフェイス 3.11. PHYリコンフィグレーション・インターフェイス 3.12. ページ・リクエスト・サービス（PRS）（EPのみ）
3.1. アーキテクチャー x
3.1.1. クロック 3.1.2. refclk 3.1.3. リセット
3.2. 機能の説明 x
3.2.1. PMA/PCS 3.2.2. データリンク層 3.2.3. トランザクション層
3.3. Avalon-ST TXインターフェイス x
3.3.1. TLPヘッダーおよびデータ情報 3.3.2. Avalon-ST 3.3.3. Avalon-ST 3.3.4. タグの割り当て 3.3.5. バッファー・サイズの拡張
3.3.2. Avalon-ST x
3.3.2.1. RX フロー制御
3.3.3. Avalon-ST x
3.3.3.1. TXフロー制御
3.4. 割り込み x
3.4.1. レガシー割り込み 3.4.2. MSI 3.4.3. MSI-X
3.10. ハードIPリコンフィグレーション・インターフェイス x
3.10.1. レジスター・アクセスの設定
3.10.1. レジスター・アクセスの設定 x
3.10.1.1. ダイレクトユーザーAvalon-MMインターフェイス（バイトアクセス） 3.10.1.2. デバッグ・レジスター・インターフェイス・アクセス（Dwordアクセス）
4. 高度な機能 x
4.1. 仮想化サポート 4.2. （VCOバイパスモード） 4.3. Precision Time Measurement (PTM) 4.4. スケーラブルなIOV
4.1. 仮想化サポート x
4.1.1. Single-Root I/O Virtualization (SR-IOV) 4.1.2. VirtIO
4.1.1. Single-Root I/O Virtualization (SR-IOV) x
4.1.1.1. SR-IOVの実装ｎ
4.1.1.1. SR-IOVの実装ｎ x
4.1.1.1.1. Functional Level Reset (FLR)
4.1.2. VirtIO x
4.1.2.1. VirtIOの実装 4.1.2.2. VirtIOレジスター
4.2. （VCOバイパスモード） x
4.2.1. TLPバイパスモードの設定を登録する 4.2.2. TLPバイパスモードでのAvalon-MMの使用 4.2.3. MII送信インターフェイス 4.2.4. MII受信インターフェイス 4.2.5. コンフィグレーションTLP 4.2.6. 不正な形式のTLP 4.2.7. ECRC
4.2.1. TLPバイパスモードの設定を登録する x
4.2.1.1. ベース・アドレス：0x14194 4.2.1.2. ベース・アドレス：0x14190
5. インターフェイス x
5.1. このボードについて 5.2. クロックとリセット 5.3. シリアル・データ・インターフェイス 5.4. Avalon-ST インターフェイス 5.5. 割り込みインターフェイス 5.6. ハードIPステータス・ｓインターフェイス 5.7. エラー・インターフェイス 5.8. 10ビットのタグ・サポート・インターフェイス 5.9. コンプリーション・タイムアウト・エラー 5.10. パワー・マネジメント・インターフェイス 5.11. ホット・プラグ・インターフェイス（RPのみ） 5.12. ペイロード出力インターフェイス 5.13. コンフィグレーションインターセプトインターフェイス（EPのみ） 5.14. ハードIPリコンフィグレーション・インターフェイス 5.15. PHYリコンフィグレーション・インターフェイス 5.16. ページ・リクエスト・サービス（PRS）インターフェイス（EPのみ） 5.17. FLRインターフェイス信号 5.18. PTMインターフェイス信号 5.19. VFエラー・フラグ・インターフェイス信号 5.20. VirtIO PCIコンフィグレーション・アクセス・インターフェイス信号
5.4. Avalon-ST インターフェイス x
5.4.1. Avalon-ST RXインターフェイス信号 5.4.2. Avalon-ST TXインターフェイス信号
5.5. 割り込みインターフェイス x
5.5.1. レガシー割り込みインターフェイス信号 5.5.2. MSI保留ビット・インターフェイス信号
6. パラメーター x
6.1. デバッグ・レベルの設定 6.2. Clock Control IPコアのパラメーター
6.2. Clock Control IPコアのパラメーター x
6.2.1. Avalonのパラメーター 6.2.2. Base Address Register 6.2.3. PCI ExpressおよびPCIケイパビリティーのパラメーター 6.2.4. デバイス識別レジスター 6.2.5. コンフィグレーション、デバッグおよび拡張オプション
6.2.3. PCI ExpressおよびPCIケイパビリティーのパラメーター x
6.2.3.1. Device Capabilities 6.2.3.2. Link Capabilities 6.2.3.3. Legacy Interrupt Pin Register 6.2.3.4. MSI Capabilities 6.2.3.5. MSI-X Capabilities 6.2.3.6. Slot Capabilities 6.2.3.7. Latency Tolerance Reporting（LTR） 6.2.3.8. Process Address Space ID（PASID） 6.2.3.9. Device Serial Number Capability 6.2.3.10. Page Request Service (PRS) 6.2.3.11. Access Control Service (ACS) Capabilities 6.2.3.12. パワー・マネジメン 6.2.3.13. Vendor Specific Extended Capability (VSEC) 6.2.3.14. Precision Time Measurement (PTM) 6.2.3.15. Address Translation Services (ATS) 6.2.3.16. TLP Processing Hints (TPH) 6.2.3.17. VirtIOパラメーター
7. テストベンチ x
7.1. プログラミング・ファイルの生成 7.2. エンドポイント・テストベンチ 7.3. Avalon-MMテスト・ドライバー・モジュール 7.4. ルートポートBFM 7.5. BFMプロシージャーおよびファンクション
7.4. ルートポートBFM x
7.4.1. BFMメモリーマップ 7.4.2. コンフィグレーション・スペース・バスおよびデバイスの番号付け 7.4.3. ルートポートおよびエンドポイントのコンフィグレーション 7.4.4. アプリケーション層への読み出しおよび書き込みトランザクションの発行
7.5. BFMプロシージャーおよびファンクション x
7.5.1. ebfm_barwrプロシージャー 7.5.2. ebfm_barwr_immプロシージャー 7.5.3. ebfm_barrd_waitプロシージャー 7.5.4. ebfm_barrd_nowtプロシージャー 7.5.5. ebfm_cfgwr_imm_waitプロシージャー 7.5.6. ebfm_cfgwr_imm_nowtプロシージャー 7.5.7. ebfm_cfgrd_waitプロシージャー 7.5.8. ebfm_cfgrd_nowtプロシージャー 7.5.9. BFMコンフィグレーション・プロシージャー 7.5.10. BFM共有メモリー・アクセス・プロシージャー 7.5.11. BFMログおよびメッセージ・プロシージャー 7.5.12. Verilog HDL Formattingファンクション
7.5.9. BFMコンフィグレーション・プロシージャー x
7.5.9.1. ebfm_cfg_rp_epプロシージャー 7.5.9.2. ebfm_cfg_decode_barプロシージャー
7.5.10. BFM共有メモリー・アクセス・プロシージャー x
7.5.10.1. 共有メモリー定数 7.5.10.2. shmem_writeタスク 7.5.10.3. shmem_readファンクション 7.5.10.4. shmem_display Verilog HDLファンクション 7.5.10.5. shmem_fillプロシージャー 7.5.10.6. shmem_chk_okファンクション
7.5.11. BFMログおよびメッセージ・プロシージャー x
7.5.11.1. ebfm_display Verilog HDLファンクション 7.5.11.2. ebfm_log_stop_sim Verilog HDLファンクション 7.5.11.3. ebfm_log_set_suppressed_msg_maskタスク 7.5.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDLタスク 7.5.11.5. ebfm_log_open Verilog HDLファンクション 7.5.11.6. ebfm_log_close Verilog HDLファンクション
7.5.12. Verilog HDL Formattingファンクション x
7.5.12.1. himage1 7.5.12.2. himage2 7.5.12.3. himage4 7.5.12.4. himage8 7.5.12.5. himage16 7.5.12.6. dimage1 7.5.12.7. dimage2 7.5.12.8. dimage3 7.5.12.9. dimage4 7.5.12.10. dimage5 7.5.12.11. dimage6 7.5.12.12. dimage7
8. トラブルシューティング/デバッグ x
8.1. ハードウェア 8.2. デバッグ・ツールキット
8.1. ハードウェア x
8.1.1. リンク・トレーニングの問題のデバッグ 8.1.2. データ転送とパフォーマンスの問題のデバッグ
8.1.1. リンク・トレーニングの問題のデバッグ x
8.1.1.1. 一般的なツールとユーティリティ 8.1.1.2. SignalTapIIロジック・アナライザ 8.1.1.3. システム・デバッグ・ツール
8.1.1.3. システム・デバッグ・ツール x
8.1.1.3.1. ハードIPリコンフィグレーション・インターフェイスの使用 8.1.1.3.2. LCRCおよびECRCエラーカウントを有効にして読み出します
8.1.2. データ転送とパフォーマンスの問題のデバッグ x
8.1.2.1. Advanced Error Reporting Capability 8.1.2.2. 第2レベルのデバッグツール
8.2. デバッグ・ツールキット x
8.2.1. このボードについて 8.2.2. Fタイルのデバッグ・ツールキットの有効化 8.2.3. Fタイルのデバッグ・ツールキットの起動 8.2.4. Fタイルのデバッグ・ツールキットの使用 8.2.5. Fタイル・リンク・インスペクターの使用
8.2.4. Fタイルのデバッグ・ツールキットの使用 x
8.2.4.1. メインビュー 8.2.4.2. ツールキットパラメーター 8.2.4.3. チャネル・パラメーター 8.2.4.4. アイビューア
8.2.4.2. ツールキットパラメーター x
8.2.4.2.1. Fタイル情報 8.2.4.2.2. イベントカウンター 8.2.4.2.3. P0、P1コンフィギュレーション・デバイス
8.2.4.3. チャネル・パラメーター x
8.2.4.3.1. 一般的なPHY 8.2.4.3.2. TXパス 8.2.4.3.3. RXパス
A. コンフィグレーション・スペース・レジスター x
A.1. コンフィグレーション・スペース・レジスター A.2. コンフィグレーション・スペース・レジスターのアドレスマップ A.3. インテル定義のVSEC機能レジスター
A.1. コンフィグレーション・スペース・レジスター x
A.1.1. レジスターアクセスの定義 A.1.2. PCIe Configuration Informationレジスター A.1.3. PCI Express機能構造 A.1.4. Physical Layer 16.0 GT/s Extended Capability Structure A.1.5. MSI-X Capabilities
A.2. コンフィグレーション・スペース・レジスターのアドレスマップ x
A.2.1. SR-IOV Virtualization Extended Capabilities Registers Address Map A.2.2. 各仮想機能のPCIeコンフィグレーション・レジスター
A.2.2. 各仮想機能のPCIeコンフィグレーション・レジスター x
A.2.2.1. Alternative Routing ID (ARI) Capability Structure A.2.2.2. TLP Processing Hint (TPH) Capability Structure A.2.2.3. Address Translation Services (ATS) Capability Structure A.2.2.4. Address Translation Services (ACS) Capability Structure
A.2.2.1. Alternative Routing ID (ARI) Capability Structure x
A.2.2.1.1. ARI Enhanced Capability Header Register (Offset 0x0) A.2.2.1.2. ARI機能および制御レジスター（オフセット0x4）
A.2.2.2. TLP Processing Hint (TPH) Capability Structure x
A.2.2.2.1. TPH Requester Enhanced Capability Header (Offset 0x0) A.2.2.2.2. TPH Requester Capability Register (Offset 0x4) A.2.2.2.3. TPH Requester Control Register (Offset 0x8)
A.2.2.3. Address Translation Services (ATS) Capability Structure x
A.2.2.3.1. ATS Enhanced Capability Header (Offset 0x0) A.2.2.3.2. ATS Capability Register and ATS Control Register (Offset 0x4)
A.2.2.4. Address Translation Services (ACS) Capability Structure x
A.2.2.4.1. ACS Extended Capability Header (Offset 0x0) A.2.2.4.2. ACS Capability Register (Offset 0x4) A.2.2.4.3. ACS制御レジスター（オフセット0x6） A.2.2.4.4. 出力制御ベクトル（オフセット0x8）
A.3. インテル定義のVSEC機能レジスター x
A.3.1. Intel定義のVSEC機能ヘッダー（オフセット00h） A.3.2. インテル定義のベンダー固有のヘッダー（オフセット04h） A.3.3. インテルマーカー（オフセット08h） A.3.4. JTAGシリコンID（オフセット0x0C-0x18） A.3.5. ユーザー設定可能なデバイスとボードID（オフセット0x1C-0x1D） A.3.6. General Purpose Control and Status Register - 0xBB0 A.3.7. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター - 0xBB4 A.3.8. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター - 0xBB8 A.3.9. Correctable Internal Error Status (修正可能な内部エラーマスク) レジスター - 0xBBC A.3.10. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
B. エンドポイントモードでのアドレス変換サービス（ATS）の実装 x
B.1. 翻訳済み/未翻訳のリクエストの送信 B.2. エンドポイント（EP）からルートコンプレックス（RC）へのページリクエストメッセージの送信 B.3. リクエスト/完了の無効化
C. TLPバイパスモードでユーザー・アプリケーションに転送されるパケット x
C.1. EP TLPバイパスモード（アップストリーム） C.2. RC TLPバイパスモード（ダウンストリーム）
1. 頭字語
2. はじめに
3. IPアーキテクチャーと機能の説明
4. 高度な機能
5. インターフェイス
6. パラメーター
7. テストベンチ
8. トラブルシューティング/デバッグ
9. Fタイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ
10. Fタイル Avalon ストリーミング インテル FPGA IP forPCI Expressユーザーガイドの改訂履歴
A. コンフィグレーション・スペース・レジスター
B. エンドポイントモードでのアドレス変換サービス（ATS）の実装
C. TLPバイパスモードでユーザー・アプリケーションに転送されるパケット
D. ルートポートの列挙

6.2.3.17. VirtIOパラメーター

図 64. VirtIO機能パラメーターのコンフィグレーション

次の表は、FタイルのVirtIOブロックのコンフィグレーション可能なすべての高レベルパラメーターのリファレンスを示しています。以下のパラメーターは、各コア専用です。

表 103.  VirtIO高レベルパラメーター
パラメーター 許容範囲 デフォルト値 詳細
Enable SR-VIRTIO Support True/False False PFおよびVFのVIRTIO Capabilitiesを有効にします。
Enable VIRTIO Capabilities for PF0 True/False False VIRTIO対応デバイスのVIRTIOCapabilitiesを公開します。
Enable Device Specific Capability for PF0 True/False False PF0上のVIRTIOデバイスのデバイス固有の機能を有効にします。

次の表は、5つのVirtIOデバイスコンフィグレーション構造に関連するパラメーターをまとめたものです。

表 104.  VirtIO Structure PCI Capabilities Parameters
パラメーター 説明 許容範囲 デフォルト値
PF/VF VirtIO Common Configuration Structure Capabilityパラメーター
PFs 0-7 Common Configuration Structure BAR Indicator PF 0〜7の共通コンフィグレーション構造を保持しているBARを示します。 0-5 0
PFs 0-7 VFs Common Configuration Structure BAR Indicator PF 0〜7に関連付けられたVFの共通コンフィグレーション構造を保持しているBARを示します。 0-5 0
PFs 0-7 Common Configuration Structure Offset within BAR PF 0〜7の特定のBARでの共通コンフィグレーション構造の開始位置を示します。 0-536870911 0
PFs 0-7 VFs Common Configuration Offset within BAR PF 0〜7に関連付けられたVFの特定のBARでの共通コンフィグレーション構造の開始位置を示します。 0-536870911 0
PFs 0-7 Common Configuration Structure Length PF 0〜7の共通コンフィグレーション構造の長さをバイト単位で示します。 0-536870911 0
PFs 0-7 VFs Common Configuration Structure Length PF 0〜7に関連付けられたVFの共通コンフィグレーション構造の長さをバイト単位で示します。 0-536870911 0
PF/VF VirtIO Notifications Structure Capabilityパラメーター
PF 0〜7通知構造BARインジケーター PF 0〜7の通知構造を保持しているBARを示します。 0-5 0
PFs 0-7 VFs Notifications Structure BAR Indicator PF 0〜7に関連付けられたVFの通知構造を保持しているBARを示します。 0-5 0
PFs 0-7 Notifications Structure Offset within BAR PF 0〜7の特定のBARでの通知構造の開始位置を示します。 0-536870911 0
PFs 0-7 VFs Notifications Offset within BAR PF 0〜7に関連付けられたVFの特定のBARでの通知構造の開始位置を示します。 0-536870911 0
PFs 0-7 Notifications Structure Length PF 0〜7の通知構造の長さをバイト単位で示します。 0-536870911 0
PFs 0-7 VFs Notifications Structure Length PF 0〜7に関連付けられたVFの通知構造のバイト単位の長さを示します。 0-536870911 0
PFs 0-7 Notifications Structure Notify Off Multiplier PF 0〜7の通知構造のqueue_notify_offの乗数を示します。 0-536870911 0
PFs 0-7 VFs Notifications Structure Notify Off Multiplier PF 0〜7に関連付けられたVFの通知構造のqueue_notify_offの乗数を示します。 0-536870911 0
PF/VF VirtIO ISR Status Structure Capabilityパラメーター
PFs 0-7 ISR Status Structure BAR Indicator PF 0〜7のISRステータス構造を保持しているBARを示します。 0-5 0
PFs 0-7 VFs ISR Status Structure BAR Indicator PF 0〜7に関連付けられたVFのISRステータス構造を保持しているBARを示します。 0-5 0
PFs 0-7 ISR Status Structure Offset within BAR PF 0〜7の特定のBARでのISRステータス構造の開始位置を示します。 0-536870911 0
PFs 0-7 VFs ISR Status Offset within BAR PF 0〜7に関連付けられたVFの特定のBARでのISRステータス構造の開始位置を示します。 0-536870911 0
PFs 0-7 ISR Status Structure Length PF 0〜7のISRステータス構造の長さをバイト単位で示します。 0-536870911 0
PFs 0-7 VFs ISR Status Structure Length PF 0〜7に関連付けられたVFのISRステータス構造の長さをバイト単位で示します。 0-536870911 0
PF/VF VirtIO Device-Specific Configuration Structure Capabilityパラメーター
PFs 0-7 Device-Specific Configuration Structure BAR Indicator

PF 0〜7のデバイス固有のコンフィグレーション構造を保持しているBARを示します。

 0-5 0
PFs 0-7 VFs Device-Specific Configuration Structure BAR Indicator PF 0〜7に関連付けられたVFのデバイス固有のコンフィグレーション構造を保持しているBARを示します。 0-5 0
PFs 0-7 Device-Specific Configuration Structure Offset within BAR PF 0〜7の特定のBARでのデバイス固有のコンフィグレーション構造の開始位置を示します。 0-536870911 0
PFs 0-7 VFs Device-Specific Configuration Structure Offset within BAR PF 0〜7に関連付けられたVFの特定のBARでのデバイス固有のコンフィグレーション構造の開始位置を示します。 0-536870911 0
PFs 0-7 Device-Specific Configuration Structure Length PF 0〜7のデバイス固有のコンフィグレーション構造の長さをバイト単位で示します。 0-536870911 0
PFs 0-7 VFs Device-Specific Configuration Structure Length PF 0〜7に関連付けられたVFのデバイス固有のコンフィグレーション構造の長さをバイト単位で示します。 0-536870911 0
レベル 2 の表題