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1. 頭字語
2. はじめに
3. IPアーキテクチャーと機能の説明
4. 高度な機能
5. インターフェイス
6. パラメーター
7. テストベンチ
8. トラブルシューティング/デバッグ
9. Fタイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ
10. Fタイル Avalon ストリーミング インテル FPGA IP forPCI Expressユーザーガイドの改訂履歴
A. コンフィグレーション・スペース・レジスター
B. エンドポイントモードでのアドレス変換サービス(ATS)の実装
C. TLPバイパスモードでユーザー・アプリケーションに転送されるパケット
D. ルートポートの列挙
5.1. このボードについて
5.2. クロックとリセット
5.3. シリアル・データ・インターフェイス
5.4. Avalon-ST インターフェイス
5.5. 割り込みインターフェイス
5.6. ハードIPステータス・sインターフェイス
5.7. エラー・インターフェイス
5.8. 10ビットのタグ・サポート・インターフェイス
5.9. コンプリーション・タイムアウト・エラー
5.10. パワー・マネジメント・インターフェイス
5.11. ホット・プラグ・インターフェイス(RPのみ)
5.12. ペイロード出力インターフェイス
5.13. コンフィグレーションインターセプトインターフェイス(EPのみ)
5.14. ハードIPリコンフィグレーション・インターフェイス
5.15. PHYリコンフィグレーション・インターフェイス
5.16. ページ・リクエスト・サービス(PRS)インターフェイス(EPのみ)
5.17. FLRインターフェイス信号
5.18. PTMインターフェイス信号
5.19. VFエラー・フラグ・インターフェイス信号
5.20. VirtIO PCIコンフィグレーション・アクセス・インターフェイス信号
6.2.3.1. Device Capabilities
6.2.3.2. Link Capabilities
6.2.3.3. Legacy Interrupt Pin Register
6.2.3.4. MSI Capabilities
6.2.3.5. MSI-X Capabilities
6.2.3.6. Slot Capabilities
6.2.3.7. Latency Tolerance Reporting(LTR)
6.2.3.8. Process Address Space ID(PASID)
6.2.3.9. Device Serial Number Capability
6.2.3.10. Page Request Service (PRS)
6.2.3.11. Access Control Service (ACS) Capabilities
6.2.3.12. パワー・マネジメン
6.2.3.13. Vendor Specific Extended Capability (VSEC)
6.2.3.14. Precision Time Measurement (PTM)
6.2.3.15. Address Translation Services (ATS)
6.2.3.16. TLP Processing Hints (TPH)
6.2.3.17. VirtIOパラメーター
7.5.1. ebfm_barwrプロシージャー
7.5.2. ebfm_barwr_immプロシージャー
7.5.3. ebfm_barrd_waitプロシージャー
7.5.4. ebfm_barrd_nowtプロシージャー
7.5.5. ebfm_cfgwr_imm_waitプロシージャー
7.5.6. ebfm_cfgwr_imm_nowtプロシージャー
7.5.7. ebfm_cfgrd_waitプロシージャー
7.5.8. ebfm_cfgrd_nowtプロシージャー
7.5.9. BFMコンフィグレーション・プロシージャー
7.5.10. BFM共有メモリー・アクセス・プロシージャー
7.5.11. BFMログおよびメッセージ・プロシージャー
7.5.12. Verilog HDL Formattingファンクション
A.3.1. Intel定義のVSEC機能ヘッダー(オフセット00h)
A.3.2. インテル定義のベンダー固有のヘッダー(オフセット04h)
A.3.3. インテルマーカー(オフセット08h)
A.3.4. JTAGシリコンID(オフセット0x0C-0x18)
A.3.5. ユーザー設定可能なデバイスとボードID(オフセット0x1C-0x1D)
A.3.6. General Purpose Control and Status Register - 0xBB0
A.3.7. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター - 0xBB4
A.3.8. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター - 0xBB8
A.3.9. Correctable Internal Error Status (修正可能な内部エラーマスク) レジスター - 0xBBC
A.3.10. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
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3.2.3. トランザクション層
図 10. トランザクション層
トランザクション層には、次のブロックが含まれます。
- Reliability, Availability, and Serviceability(RAS)ブロック:リンクの整合性を維持するための一連の機能が含まれています。
- トランザクション層は、オプションのECRCを送信ロジックに挿入し、受信ロジックでチェックして、エンド・ツー・エンドのデータ保護を提供します。
- アプリケーション・ロジックがTXTLPのヘッダーにTLPダイジェスト(TD)ビットを設定すると、ECRCは自動的に追加します。 ECRCの生成とチェックは、TLPバイパスモードには適用されません。
- TXブロック: アプリケーションから受信したTXTLPをそのまま送信します。また、ポストされていないTLPに関する情報をCPLタイムアウトブロックに送信して、CPLタイムアウトを検出します。
- RXブロック:以下の2ブロックでコンフィグレーションされています。
- フィルタリング・ブロック: このモジュールは、TLPが良いか悪いかをチェックします。関連するエラーメッセージと完了を生成します。また、受信した完了を追跡し、完了タイムアウトブロックを更新します。
- RXバッファー・キュー: 転記済み、未転記済み、および完了トランザクション用に別々のキュー。これにより、受信したTLPでのキューの先頭のブロッキングが回避され、PCIeの順序付けルールに従ってTLPを抽出する柔軟性が提供されます。
- コンフィグレーション・ブロック: これは、PCIeコンフィグレーション・レジスター(PCIe仕様で定義)およびPCIeスペース外の他の独自のレジスターをホストします。
図 11. UFMブロック数