PCI Express*向け F タイル Avalon® ストリーミングのインテル® FPGA IPユーザーガイド

ID 683140
日付 12/17/2021
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ドキュメント目次

5.16. ページ・リクエスト・サービス(PRS)インターフェイス(EPのみ)

表 77.  ページ・リクエスト・サービス(PRS)インターフェイス信号
信号名 入力/出力 EP/RP/BP クロックドメイン 概要
p#_prs_event_valid_i 入力 eps coreclkout_hip

注:p2およびp3では使用できません。

このシグナルは、prs_event_func_iおよびprs_event_iを修飾します。 PRSイベントごとに1サイクルのパルスがあります。

p#_prs_event_func _i[2:0] 入力 eps coreclkout_hip

注:p2およびp3では使用できません。

PRSイベントの機能番号。

p#_prs_event_i[1: 0] 入力 eps coreclkout_hip

注:p2およびp3では使用できません。

00:関数がPRG応答エラーを受信したことを示します。

01:関数が予期しないページ要求グループインデックスで応答を受信したことを示します。

10:関数が以前に発行されたすべてのページ要求を完了し、追加のページの要求を停止したことを示します。 PRSイネーブルビットがクリアされている場合にのみ有効です。

11:予約