PCI Express*向け F タイル Avalon® ストリーミングのインテル® FPGA IPユーザーガイド

ID 683140
日付 12/17/2021
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ドキュメント目次

5.1. このボードについて

信号名のプレフィックスを確認することで、信号のポート発信元を特定できます。
  • p0:x16コア
  • p1:x8コア
  • p2:x4_0コア
  • p3:x4_1コア

次の図は、このIPのトップレベルの信号を示しています。図の信号名には、サポートされている3つのコンフィグレーション(1x16、2x8、または4x4)のどれに応じて適切なプレフィックスpn(n = 0、1、2、または3)が付けられることに注意してください。Fタイル Avalon-ST IP PCI Express用が存在します。

例として、 rx_st_data_o バスは次の名前をとることができます:
  • 1x16 コンフィグレーションでは、x16コアのみがアクティブです。この場合、このバスはp0_rx_st_data_o [511:0]に表示されます。
  • 2x8 コンフィグレーションでは、x16コアとx8コアの両方がアクティブです。この場合、このバスはp0_rx_st_data_o [255:0]p1_rx_st_data_o [255:0]に分割されます 。
  • 4x4 コンフィグレーションでは、4つのコアすべてがアクティブです。この場合、このバスはp0_rx_st_data_o [127:0]p1_rx_st_data_o [127:0]p2_rx_st_data_o [127:0]p3_rx_st_data_o [127:0]に分割されます。

インターフェイス信号名がpnプレフィックスを取得しない唯一のケースは、PHY再設定インターフェイス、クロック、リセットなど、すべてのコアに共通のインターフェイスです。たとえば、1つだけのxcvr_reconfig_clk これはすべてのコアで共有されます。

GUIでのトップレベルの設定からPHYリコンフィグレーション・インターフェイスを有効にすることができます。

各コアには、ユーザーロジックへの独自のAvalon-STインターフェイスがあります。 FPGAファブリックに公開されるIP-to-UserLogicインターフェイスの数は、コンフィギュレーションモードによって異なります。

表 55.  IPからFPGAへのファブリック・インターフェイスの概要
モード データ幅(各インターフェイス) ヘッダー幅(各インターフェイス) TLPプレフィックス幅(各インターフェイス) パラレルクロック周波数
Gen4(x16モード) 512ビット 256ビット 64ビット 350 MHz / 400 MHz / 500 MHz
Gen3(x16モード) 512ビット 256ビット 64ビット 250 MHz
Gen4(x8モード) 256ビット 128ビット 32ビット 350 MHz / 400 MHz / 500 MHz
Gen3(x8モード) 256ビット 128ビット 32ビット 250 MHz
Gen4(x4モード) 128ビット 128ビット 32ビット 350 MHz / 400 MHz / 500 MHz
Gen3(x4モード) 128ビット 128ビット 32ビット 250 MHz
図 56. PCI Expressのトップレベル信号用のAvalon-STハードIP

次の変数は、異なるコアと異なるトポロジ間の信号幅の違いを区別するために使用されます。

表 56.  バスインデックスで使用される変数
Variable 1x16コンフィグレーション 2x8コンフィグレーション 1x8コンフィグレーション 4x4コンフィグレーション 2x4コンフィグレーション 1x4コンフィグレーション
w 4 2 2 1 1 1
n 2 1 1 1 1 1
P 6 3 3

3

2の場合 p#_rx_st_empty_o

3

2の場合 p#_rx_st_empty_o

3

2の場合 p#_rx_st_empty_o

c 8 8 8

ポート0および1の場合は8

ポート2および3の場合は1

ポート0の場合は8

ポート2の場合は1

8
b 16 16 8 16 8 4
# 0 0.1 0 RCLK[0.1..2.3] 0.2 0
  • EP=EndPointモードに適用可能。
  • RP=ルートポートモードに適用可能。
  • BP=TLPバイパスモードに適用可能。