PCI Express*向け F タイル Avalon® ストリーミングのインテル® FPGA IPユーザーガイド

ID 683140
日付 12/17/2021
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ドキュメント目次

5.5.1. レガシー割り込みインターフェイス信号

表 64.  レガシー割り込みインターフェイス信号
信号名 入力/出力 EP/RP/BP クロックドメイン 概要
p#_app_int_i[7:0] 入力 eps coreclkout_hip

注:p2およびp3では使用できません。

アサートされると、これらの信号はINTxメッセージのアサートが要求されたことを示します。ハイからローへの遷移は、INTxメッセージのディアサートが要求されていることを示します。

このバスはEP専用です。各ビットは、対応する物理機能に関連付けられています。これらの信号は、少なくとも8サイクルの間アサートする必要があります。

p#_int_status_o 出力 tRP coreclkout_hip

これらの信号は、ルートポートモードのアプリケーション層へのレガシー割り込みを駆動します。

割り込みのソースは、ポートコンフィグレーションおよびステータスレジスターのルートポート割り込みステータスレジスターに記録されます。