PCI Express*向け F タイル Avalon® ストリーミングのインテル® FPGA IPユーザーガイド

ID 683140
日付 12/17/2021
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ドキュメント目次

5.6. ハードIPステータス・sインターフェイス

このインターフェイスには、リンクステータス信号、LTSSM状態出力など、デバッグに役立つ信号が含まれています。これらの信号は、オプションの電源管理インターフェイスが有効になっている場合に使用できます。

表 66.  ハードIPステータス・インターフェイス信号
信号名 入力/出力 EP/RP/BP クロックドメイン 概要
p#_link_up_o 出力 EP/RP/BP coreclkout_hip アサートされると、この信号はリンク同期の成功を示します。
p#_dl_up_o 出力 EP/RP/BP coreclkout_hip アサートされると、この信号はデータリンク(DL)層がアクティブであることを示します。
p#_ltssm_state_o 出力 EP/RP/BP coreclkout_hip
LTSSMの状態を示します。
  • 6'h00:S_DETECT_QUIET
  • 6'h01:S_DETECT_ACT
  • 6'h02:S_POLL_ACTIVE
  • 6'h03:S_POLL_COMPLIANCE
  • 6'h04:S_POLL_CONFIG
  • 6'h05:S_PRE_DETECT_QUIET
  • 6'h06:S_DETECT_WAIT
  • 6'h07:S_CFG_LINKWD_START
  • 6'h08:S_CFG_LINKWD_ACCEPT
  • 6'h09:S_CFG_LANENUM_WAIT
  • 6'h0A:S_CFG_LANENUM_ACCEPT
  • 6'h0B:S_CFG_COMPLETE
  • 6'h0C:S_CFG_IDLE
  • 6'h0D:S_RCVRY_LOCK
  • 6'h0E:S_RCVRY_SPEED
  • 6'h0F:S_RCVRY_RCVRCFG
  • 6'h10:S_RCVRY_IDLE
  • 6'h11:S_L0
  • 6'h12:S_L0S
  • 6'h13:S_L123_SEND_EIDLE
  • 6'h14:S_L1_IDLE
  • 6'h15:S_L2_IDLE
  • 6'h16:S_L2_WAKE
  • 6'h17:S_DISABLED_ENTRY
  • 6'h18:S_DISABLED_IDLE
  • 6'h19:S_DISABLED
  • 6'h1A:S_LPBK_ENTRY
  • 6'h1B:S_LPBK_ACTIVE
  • 6'h1C:S_LPBK_EXIT
  • 6'h1D:S_LPBK_EXIT_TIMEOUT
  • 6'h1E:S_HOT_RESET_ENTRY
  • 6'h1F:S_HOT_RESET
  • 6'h20:S_RCVRY_EQ0
  • 6'h21:S_RCVRY_EQ1
  • 6'h22:S_RCVRY_EQ2
  • 6'h23:S_RCVRY_EQ3
p#_surprise_down_err_o 出力 EP/RP/BP 非同期

コントローラでサプライズダウンイベントが発生していることを示します。