PCI Express*向け F タイル Avalon® ストリーミングのインテル® FPGA IPユーザーガイド

ID 683140
日付 12/17/2021
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ドキュメント目次

A.3.6. General Purpose Control and Status Register - 0xBB0

このレジスタは、アプリケーション層の制御およびステータス要件に対して、それぞれ最大8つのI/Oピンを提供します。 この機能は、FPGAファブリックの部分的な再構成をサポートします。 部分的な再構成には、1つの入力ピンと1つの出力ピンのみが必要です。 他の7つのI/Oにより、このインターフェイスは拡張可能になります。

表 144.  General Purpose Control and Status Register
ビット レジスターの説明 デフォルト値 アクセス
[31:16] 予約済み。 N/A RO
[15:8] 汎用ステータス。アプリケーション層はこれらのステータスビットを読み出すことができます。これらのビットは、ポート0( PCIe* Gen4 x16)。他のポートではブロックされています。 0x00 RO
[7:0] 汎用制御。アプリケーション層はこれらの制御ビットを書き込むことができます。これらのビットは、ポート0( PCIe* Gen4 x16)。他のポートではブロックされています。 0x00 RW