インテルのみ表示可能 — GUID: lmo1613955050703
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1. 頭字語
2. はじめに
3. IPアーキテクチャーと機能の説明
4. 高度な機能
5. インターフェイス
6. パラメーター
7. テストベンチ
8. トラブルシューティング/デバッグ
9. Fタイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ
10. Fタイル Avalon ストリーミング インテル FPGA IP forPCI Expressユーザーガイドの改訂履歴
A. コンフィグレーション・スペース・レジスター
B. エンドポイントモードでのアドレス変換サービス(ATS)の実装
C. TLPバイパスモードでユーザー・アプリケーションに転送されるパケット
D. ルートポートの列挙
5.1. このボードについて
5.2. クロックとリセット
5.3. シリアル・データ・インターフェイス
5.4. Avalon-ST インターフェイス
5.5. 割り込みインターフェイス
5.6. ハードIPステータス・sインターフェイス
5.7. エラー・インターフェイス
5.8. 10ビットのタグ・サポート・インターフェイス
5.9. コンプリーション・タイムアウト・エラー
5.10. パワー・マネジメント・インターフェイス
5.11. ホット・プラグ・インターフェイス(RPのみ)
5.12. ペイロード出力インターフェイス
5.13. コンフィグレーションインターセプトインターフェイス(EPのみ)
5.14. ハードIPリコンフィグレーション・インターフェイス
5.15. PHYリコンフィグレーション・インターフェイス
5.16. ページ・リクエスト・サービス(PRS)インターフェイス(EPのみ)
5.17. FLRインターフェイス信号
5.18. PTMインターフェイス信号
5.19. VFエラー・フラグ・インターフェイス信号
5.20. VirtIO PCIコンフィグレーション・アクセス・インターフェイス信号
6.2.3.1. Device Capabilities
6.2.3.2. Link Capabilities
6.2.3.3. Legacy Interrupt Pin Register
6.2.3.4. MSI Capabilities
6.2.3.5. MSI-X Capabilities
6.2.3.6. Slot Capabilities
6.2.3.7. Latency Tolerance Reporting(LTR)
6.2.3.8. Process Address Space ID(PASID)
6.2.3.9. Device Serial Number Capability
6.2.3.10. Page Request Service (PRS)
6.2.3.11. Access Control Service (ACS) Capabilities
6.2.3.12. パワー・マネジメン
6.2.3.13. Vendor Specific Extended Capability (VSEC)
6.2.3.14. Precision Time Measurement (PTM)
6.2.3.15. Address Translation Services (ATS)
6.2.3.16. TLP Processing Hints (TPH)
6.2.3.17. VirtIOパラメーター
7.5.1. ebfm_barwrプロシージャー
7.5.2. ebfm_barwr_immプロシージャー
7.5.3. ebfm_barrd_waitプロシージャー
7.5.4. ebfm_barrd_nowtプロシージャー
7.5.5. ebfm_cfgwr_imm_waitプロシージャー
7.5.6. ebfm_cfgwr_imm_nowtプロシージャー
7.5.7. ebfm_cfgrd_waitプロシージャー
7.5.8. ebfm_cfgrd_nowtプロシージャー
7.5.9. BFMコンフィグレーション・プロシージャー
7.5.10. BFM共有メモリー・アクセス・プロシージャー
7.5.11. BFMログおよびメッセージ・プロシージャー
7.5.12. Verilog HDL Formattingファンクション
A.3.1. Intel定義のVSEC機能ヘッダー(オフセット00h)
A.3.2. インテル定義のベンダー固有のヘッダー(オフセット04h)
A.3.3. インテルマーカー(オフセット08h)
A.3.4. JTAGシリコンID(オフセット0x0C-0x18)
A.3.5. ユーザー設定可能なデバイスとボードID(オフセット0x1C-0x1D)
A.3.6. General Purpose Control and Status Register - 0xBB0
A.3.7. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター - 0xBB4
A.3.8. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター - 0xBB8
A.3.9. Correctable Internal Error Status (修正可能な内部エラーマスク) レジスター - 0xBBC
A.3.10. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
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3.2.2. データリンク層
データリンク層(DLL)は、トランザクション層と物理層の間に位置します。データリンク層はパケットの整合性を維持し、PCI Expressリンクレベルで (DLLパケット送信によって) 通信します。
DLLは、次の機能に使用されます。
- DLLP受信および送信のパワー・マネジメント
- ACK/NAK パケットの送受信
- TLPおよびDLLPのCRCの生成およびチェックによるデータの整合性
- NAK DLLPの受信またはリプレイ・タイムアウトの場合、リトライ (リプレイ) バッファーを使用したTLPの再送信
- リトライバッファーのマネジメント
- 物理層のLTSSM (Link Training and Status State Machine) を介したエラーの場合のリンク再トレーニング要求
図 9. データリンク層(DLL)
DLLには、次のブロックが含まれています。
- Data Link Control and Management State Machine: このステートマシンは、物理層のLTSSMステートマシンとトランザクション層の両方に接続します。リンクとフロー制御のクレジットを初期化し、ステータスをトランザクション層に報告します。
- Power Management: ハンドシェイクを処理して低電力モードに入ります。このような遷移は、Configuration SpaceおよびPower Management (PM) DLLPのレジスター値に基づいています。
- Data Link Layer Packet Generator and Checker: このブロックはDLLPの16ビットCRCに関連付けられており、送信されたパケットの整合性を維持します。
- Transaction Layer Packet Generator: このブロックは、シーケンス番号と32ビットリンクCRC(LCRC)を含む送信パケットを生成します。パケットは、内部ストレージのRetry Bufferにも送信されます。Retryモードでは、TLPジェネレーターは再試行バッファーからパケットを受信し、送信パケットのCRCを生成します。
- Retry Buffer: Retry BufferはTLPを格納し、NAK DLLPを受信した場合は、確認応答されていないすべてのパケットを再送信します。 ACK DLLPを受信した場合、再試行バッファーは確認済みのすべてのパケットを破棄します。
- ACK/NAK Packet : ACK/NAKブロックは、ACK/NAK DLLPを処理し、送信されたパケットのシーケンス番号を生成します。
- Transaction Layer Packet Checker: このブロックは、受信したTLPの整合性をチェックし、ACK/NAK DLLPの送信要求を生成します。
- TX Arbitration: このブロックは、次の順序で優先順位を付けて、トランザクションを調停します。
- FCデータリンク層パケットの初期化
- ACK/NAK DLLP(優先度が高い)
- FC DLLPの更新(優先度が高い)
- PM DLLP
- バッファーTLPの再試行
- TLP
- FC DLLPの更新(優先度が低い)
- ACK/NAK FC DLLP(優先度が低い)