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インテル® Stratix® 10デバイスおよびトランシーバー・チャネル
PCBスタックアップ選択のガイドライン
高速信号PCB配線に関する推奨事項
FPGAファンアウト領域のデザイン
CFP2/CFP4コネクター・ボード・レイアウトのデザイン・ガイドライン
QSFP+/zSFP/QSFP28コネクター・ボード・レイアウトのデザイン・ガイドライン
SMA 2.4 mmレイアウトのデザイン・ガイドライン
Tyco/Amphenol Interlakenコネクターのデザイン・ガイドライン
電気的仕様
AN 766: インテル® Stratix® 10デバイス 高速信号インターフェイス・レイアウトのデザイン・ガイドライン 文書改訂履歴
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信号ブレークアウトに関する推奨事項
図 3 で示しているとおり、 インテル® Stratix® 10デバイスでは、1つのロウにトランシーバー・ペアが最大4つあります。設計者は、信号レイヤーを少なくとも4つ割り当てる必要があります。この信号レイヤーはそれぞれ、連続したグランドプレーンで分離されたもので、ブレークアウト配線を行います。トランシーバー配線に割り当てられるレイヤーの数は、スタックアップ選択の重要な要素の1つです。インテルでは、最適なパフォーマンスを実現するために、次のセクションのFPGAブレークアウト領域のガイドラインに従うことをお勧めします。
図 3. 推奨FPGAブレークアウト配線例 (異なる色は異なるレイヤーを表します)
FPGAファンアウト領域の配線にはオプションが3つあります。優先度とデータレートに基づいて、いずれかのオプションをPCB上の高速信号配線用に選択します。
注: インテルでは、 インテル® Stratix 10® デバイスの場合、PCB上のBGAパッド径には20 milをお勧めします。これは、パッドがデバイスの角の近隣にはない場合に適しています。一方、デバイスの各コーナーに最も近接した5つのパッドの推奨されるパッド径は24 milです。このとき、はんだマスク開口部は、内部ピンでは20 mil、コーナーピンでは16 milです。