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Ixiasoft
インテル® Stratix® 10デバイスおよびトランシーバー・チャネル
PCBスタックアップ選択のガイドライン
高速信号PCB配線に関する推奨事項
FPGAファンアウト領域のデザイン
CFP2/CFP4コネクター・ボード・レイアウトのデザイン・ガイドライン
QSFP+/zSFP/QSFP28コネクター・ボード・レイアウトのデザイン・ガイドライン
SMA 2.4 mmレイアウトのデザイン・ガイドライン
Tyco/Amphenol Interlakenコネクターのデザイン・ガイドライン
電気的仕様
AN 766: インテル® Stratix® 10デバイス 高速信号インターフェイス・レイアウトのデザイン・ガイドライン 文書改訂履歴
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高速信号PCB配線に関する推奨事項
高速チャネルのパフォーマンスを向上させるには、次のガイドラインに従ってください。
- 15 Gbpsを超えるクリティカルな高速インターフェイスでは、TXおよびRX信号配線は、個別のストリップライン・レイヤーを使用して分離する必要があります。
- インテルでは、RX信号配線レイヤーの配置は、対応するTX信号配線レイヤーの上にすることをお勧めします。つまり、RX配線レイヤーは、TX配線レイヤーから分離する必要があるということです。FPGAが最上位レイヤーに配置され、すべての高速ビアが下からバックドリルされている場合、インテルでは、RXレイヤーを上位レイヤーに、TXレイヤーをRXレイヤーより下位のレイヤーに配置することをお勧めします。これは、FPGAが下位レイヤーにある場合は逆になります。その場合、RXレイヤーは下位レイヤーに、TXレイヤーはRXレイヤーより上位のレイヤーにすることをお勧めします。
- RX信号は、TX信号よりも常に弱くなっています。RX信号に対して短い遷移ビア長を取得すると、ミスマッチと反射が減少し、より多くのRX信号電力がデバイスで受信されます。
- ほとんどの高速インターフェイスでは、RX信号レーンにACカップリング・キャップが必要です。インテルでは、上位レイヤーのRX配線は最上位レイヤーに十分近接させることをお勧めします。これにより設計者は、より高さが低い信号ビア遷移を実現し、最終的にRXパス上の反射を低減することができます。
- ACキャップは、PCBの最下位レイヤーに取り付けることもできます。インテルでは、これを15 Gbps未満の信号データレートに対してお勧めします。この場合、RX信号配線レイヤーをストリップラインとして選択し、最下位レイヤーに可能な限り近接させることができます。
- 高速信号配線用に、適切な連続したグランド・リファレンス・プレーンがあることを確認してください。
- 15 Gbpsを超えるクリティカルな高速信号配線のリファレンス・プレーンとして電源プレーンを使用することは避けてください。
- ボイド領域は、高速信号配線に沿った場所、高速信号配線の下、高速信号配線の上では禁止されています。
- 信号トレースのエッジからボイド領域のエッジまで常に十分なスペースを維持して、十分なリファレンス・プレーンの不足によるミスマッチを回避します。間隔は、少なくとも信号トレース幅にします。インテルでは、このスペースをブレークアウト領域のトレース幅と同じか、またはより大きくすることをお勧めします。
- 隣接するペア間のクロストークを避けるために、同じレイヤーで配線されるペア間に十分なスペースを確保してください。ルールとして、隣接するペア間のスペースに対して少なくとも3倍のリファレンス・プレーンへの信号の高さ、または信号トレース幅のいずれか大きい方を維持してください。
- バックドリルは、すべての高速信号遷移ビアに対して行う必要があります。
- バックドリルの適用は、最上位または最下層のレイヤーのいずれからでもできます。これは、FPGAおよび最上位または最下位レイヤーに取り付けられたコネクターに応じて行います。ここで重点を置くのは、ビアのどの部分を余分なスタブとして削除する必要があるかです。
- 信号とGNDの両方のリターン・パス・ビアの機能していないビアパッドはすべて削除します。