AN 766: インテル® Stratix® 10デバイス 高速信号インターフェイス・レイアウトのデザイン・ガイドライン
ID
683132
日付
3/12/2019
Public
インテル® Stratix® 10デバイスおよびトランシーバー・チャネル
PCBスタックアップ選択のガイドライン
高速信号PCB配線に関する推奨事項
FPGAファンアウト領域のデザイン
CFP2/CFP4コネクター・ボード・レイアウトのデザイン・ガイドライン
QSFP+/zSFP/QSFP28コネクター・ボード・レイアウトのデザイン・ガイドライン
SMA 2.4 mmレイアウトのデザイン・ガイドライン
Tyco/Amphenol Interlakenコネクターのデザイン・ガイドライン
電気的仕様
AN 766: インテル® Stratix® 10デバイス 高速信号インターフェイス・レイアウトのデザイン・ガイドライン 文書改訂履歴
FPGAファンアウト領域の配線に関する推奨事項
インテルでは、95 Ωの差動トレースレーンを使用してPCBとファンアウト領域の両方の配線を行うことをお勧めします。トレース・インピーダンスの許容誤差は、PCB上で ±10％ 以内です。
バックジョグ配線コンフィグレーションは、高速信号に最適です。バックジョグ・コンフィグレーションの利点は、スキューマッチングをブレークアウト領域の両方の差動レーンに対して維持することです。バックジョグ配線は、シングルエンド・バックジョグ、またはファンアウト領域にバックジョグを備えたネックダウンのいずれかです。
図 14. 推奨されるシングルエンド・バックジョグおよびバックジョグ・ブレークアウト配線による差動ネックダウン
シミュレーションと測定から分かるのは、ブレークアウト領域での従来のジョグアウト配線コンフィグレーションによって、特にリターン損失のパフォーマンスが低下することです。従来のジョグアウト配線では、デバイスエッジでスキューマッチングが必要です。
図 15. ジョグアウト・ブレークアウト配線による従来のインライン・ブレークアウトおよび差動ネックダウン
15 Gbpsを超える信号データレートの場合、インテルでは、バックジョグ・ブレークアウト配線コンフィグレーションを使用することをお勧めします。15 Gbps未満のデータレートの場合、デバイスエッジでスキューマッチングをしたジョグアウト・ブレークアウト配線の使用が必要です。
この両方のオプションでは、ファンアウト領域でのシングルエンド配線により、挿入損失パフォーマンスが向上します。
ファンアウト領域に配線する場合は、次のガイドラインに従ってください。
- 1つの信号ペアを1 mm BGAピッチ間で配線して、ペア間のアイソレーションを最大限にします。
- ファンアウト配線の長さは1インチ未満にしてください。
- レーンの配線は、ボイド領域のエッジに近い場合は避けてください。トレースエッジとボイドエッジの間に十分なスペースを維持します。高速信号配線には、常に広いリファレンス・プレーンが必要です。
図 16. ボイド領域からの配線の例aおよびbのスペースの寸法は、トレース幅のサイズより大きくしてください。
