インテル® Quartus® Prime プロ・エディション ユーザーガイド: サードパーティー合成

ID 683122
日付 9/24/2018
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2.10.1.6. 生成されたVerilogファイルを使用したブラックボックスIPコアのインスタンス化

syn_black_boxコンパイラー・ディレクティブを使用して、コンポーネントをブラックボックスとして宣言できます。トップレベルのデザインファイルには、IPコア・バリエーションのコンポーネント宣言とポートマッピングが含まれていなければなりません。 トップレベル・ファイルのコンポーネント宣言には、syn_black_boxディレクティブを適用します。このソフトウェアはこのディレクティブがなくても正常にコンパイルしますが、追加の警告メッセージがレポートされます。このディレクティブを使用すると、他のディレクティブを追加できます。

この例では、IP Catalogによって生成される簡略化カスタマイズ・バリエーションであるmy_vhdlIP.vhdをインスタンス化するトップレベル・ファイルを示します。

IPのブラックボック・インスタンス化によるトップレベルのHDLコードの例

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY top IS
    PORT (
        clk: IN STD_LOGIC ;
        count: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)
    );
END top;

ARCHITECTURE rtl OF top IS
COMPONENT my_vhdlIP
    PORT (
        clock: IN STD_LOGIC ;
        q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)
    );
end COMPONENT;
attribute syn_black_box : boolean;
attribute syn_black_box of my_vhdlIP: component is true;
BEGIN
    vhdlIP_inst : my_vhdlIP PORT MAP (
        clock => clk,
        q => count
    );
END rtl;