インテルのみ表示可能 — GUID: mwh1409959993013
Ixiasoft
1.1. Precision RTL Synthesisのサポートについて
1.2. デザインフロー
1.3. インテル デバイスファミリーのサポート
1.4. Precision Synthesis生成ファイル
1.5. Precision Synthesisソフトウェアでのプロジェクトの作成およびコンパイル
1.6. Precision Synthesisデザインのマッピング
1.7. デザイン合成と結果の評価
1.8. インテルFPGA IPコアおよびアーキテクチャーに特有の機能のガイドライン
1.9. Mentor GraphicsPrecision*Synthesisサポート改訂履歴
1.8.1. IP Catalogによって生成されたVerilog HDLファイルを使用したIPコアのインスタンス化
1.8.2. IP Catalogによって生成されたVHDLファイルを使用したIPコアのインスタンス化
1.8.3. IP Catalogとパラメーター・エディターを使用した知的財産のインスタンス化
1.8.4. 生成されたVerilog HDLファイルを使用したブラックボックスIPファンクションのインスタンス化
1.8.5. 生成されたVHDLファイルを使用したブラックボックスIPファンクションのインスタンス化
1.8.6. HDLコードからのインテルFPGA IPコアの推測
2.10.1.1. IP Catalogによって生成されたVerilog HDLファイルを使用したインテル FPGA IPコアのインスタンス化
2.10.1.2. IP Catalogによって生成されたVHDLファイルを使用したインテル FPGA IPコアのインスタンス化
2.10.1.3. インスタンス化されたインテル FPGA IPコアに対するSynplifyのデフォルト動作の変更
2.10.1.4. IP Catalogとパラメーター・エディターを使用した知的財産のインスタンス化
2.10.1.5. 生成されたVerilog HDLファイルを使用したブラックボックス・コアのインスタンス化
2.10.1.6. 生成されたVerilogファイルを使用したブラックボックスIPコアのインスタンス化
IPのブラックボック・インスタンス化によるトップレベルのHDLコードの例
2.10.1.7. ブラックボックスを作成するためのその他のSynplifyソフトウェアの属性
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2.10.1.6. 生成されたVerilogファイルを使用したブラックボックスIPコアのインスタンス化
syn_black_boxコンパイラー・ディレクティブを使用して、コンポーネントをブラックボックスとして宣言できます。トップレベルのデザインファイルには、IPコア・バリエーションのコンポーネント宣言とポートマッピングが含まれていなければなりません。 トップレベル・ファイルのコンポーネント宣言には、syn_black_boxディレクティブを適用します。このソフトウェアはこのディレクティブがなくても正常にコンパイルしますが、追加の警告メッセージがレポートされます。このディレクティブを使用すると、他のディレクティブを追加できます。
この例では、IP Catalogによって生成される簡略化カスタマイズ・バリエーションであるmy_vhdlIP.vhdをインスタンス化するトップレベル・ファイルを示します。
IPのブラックボック・インスタンス化によるトップレベルのHDLコードの例
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY top IS
PORT (
clk: IN STD_LOGIC ;
count: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)
);
END top;
ARCHITECTURE rtl OF top IS
COMPONENT my_vhdlIP
PORT (
clock: IN STD_LOGIC ;
q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)
);
end COMPONENT;
attribute syn_black_box : boolean;
attribute syn_black_box of my_vhdlIP: component is true;
BEGIN
vhdlIP_inst : my_vhdlIP PORT MAP (
clock => clk,
q => count
);
END rtl;