インテル® Quartus® Prime プロ・エディション ユーザーガイド: サードパーティー合成

ID 683122
日付 9/24/2018
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ドキュメント目次

2.10.3.4. ROMの推測

HDLデザインからROMブロックが推測された場合、Synplifyソフトウェアは、インテル FPGA IPコアを使用してデバイス・メモリー・アーキテクチャーをターゲットにします。一部のデバイスでは、Synplifyソフトウェアは.vqmファイルのIPコアをインスタンス化する代わりに、メモリーブロックのデバイスatomに直接マップします。

Synplifyソフトウェアを使用して、デザインでROMを正しく推測するには、次のガイドラインに従ってください。

  • アドレス行の幅は2ビット以上でなければなりません。
  • ROMは50%以上満たされていなければなりません。
  • CASEステートメントまたはIFステートメントは、同じ幅の定数値を使用して16以上のアサインメントを作成しなければなります。