Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ

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ID 683112
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ
1. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ x
1.1. Intel Agilex® 7デバイスのピンのステータス 1.2. Intel Agilex® 7 FPGAコアピン 1.3. Intel Agilex® 7 Eタイルピン 1.4. Intel Agilex® 7 Pタイルピン 1.5. Intel Agilex® 7 Fタイルピン 1.6. Intel Agilex® 7 Rタイルピン 1.7. Intel Agilex® 7ハード・プロセッサー・システム (HPS) ピン 1.8. Intel Agilex® 7の電源共有ガイドライン 1.9. Intel Agilex® 7デバイスファミリーのピン接続ガイドラインの注意事項 1.10. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズの改訂履歴
1.2. Intel Agilex® 7 FPGAコアピン x
1.2.1. クロックピンおよびPLLピン 1.2.2. 専用コンフィグレーション/JTAGピン 1.2.3. オプション/兼用コンフィグレーション・ピン 1.2.4. 差動I/Oピン 1.2.5. 外部メモリー・インターフェイス・ピン 1.2.6. 電圧センサーピンおよび電圧リファレンス・ピン 1.2.7. リモート温度検出ダイオードピン 1.2.8. リファレンス・ピン 1.2.9. 非接続ピンおよび使用禁止 (DNU) ピン 1.2.10. 電源供給ピン 1.2.11. セキュア・デバイス・マネージャー (SDM) ピン 1.2.12. セキュア・デバイス・マネージャー (SDM) のオプションの信号ピン
1.3. Intel Agilex® 7 Eタイルピン x
1.3.1. Eタイル電源供給ピン 1.3.2. Eタイル・トランシーバー・ピン
1.4. Intel Agilex® 7 Pタイルピン x
1.4.1. Pタイル電源供給ピン 1.4.2. Pタイル・トランシーバー・ピン
1.5. Intel Agilex® 7 Fタイルピン x
1.5.1. Fタイル電源供給ピン 1.5.2. Fタイル・トランシーバー・ピン
1.6. Intel Agilex® 7 Rタイルピン x
1.6.1. Rタイル電源供給ピン 1.6.2. Intel Agilex® 7 Rタイル・トランシーバー・ピン
1.7. Intel Agilex® 7ハード・プロセッサー・システム (HPS) ピン x
1.7.1. HPS電源ピン 1.7.2. HPSオシレーター・クロック入力ピン 1.7.3. HPS JTAGピン 1.7.4. HPS GPIOピン 1.7.5. HPS SDMMCピン 1.7.6. HPS NANDピン 1.7.7. HPS USBピン 1.7.8. HPS EMACピン 1.7.9. HPS I2C_EMACおよびMDIOピン 1.7.10. HPS I2Cピン 1.7.11. HPS SPIピン 1.7.12. HPS UARTピン 1.7.13. HPSトレースピン
1.8. Intel Agilex® 7の電源共有ガイドライン x
1.8.1. 例1: Intel Agilex® 7デバイス (PタイルおよびEタイル) 1.8.2. 例2: Intel Agilex® 7デバイス (FタイルおよびRタイル)
1. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ

1.9. Intel Agilex® 7デバイスファミリーのピン接続ガイドラインの注意事項

注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることをお勧めします。 インテル® Quartus® Prime開発ソフトウェアでは、I/O割り当ておよび配置ルールに従ってピン接続をチェックします。このルールは、デバイスの集積度、パッケージ、I/O割り当て、電圧割り当て、およびこのドキュメントまたはデバイス・ハンドブックに記載されていないその他の要因によって異なります。

インテル® では、ここに示すガイドラインは、推奨事項としてのみ提供しています。シミュレーション結果のデザインへの適用やデバイス機能の検証は、設計者の責任において行ってください。

  1. インテルFPGA Power and Thermal Calculatorを使用して、VCCおよびその他の電源の暫定電流要件を決定してください。この電源およびその他の電源の最も正確な電流要件については、 インテル® Quartus® Prime Power Analyzerを使用してください。
  2. 電源ピンによるBGAからのブレークアウト・ビアの共有はしないでください。BGA上の各ボールには、専用のブレークアウト・ビアが必要です。VCCによるブレークアウト・ビアの共有はしないでください。
  3. AC結合リンクの場合、AC結合コンデンサーはチャネルに沿ってどこにでも配置できます。 PCI Express* ( PCIe* ) プロトコルでは、AC結合コンデンサーをインターフェイスのトランスミッター側に配置する必要があります。これにより、アダプターの抜き差しが可能になります。
  4. 低ノイズ・スイッチング・レギュレーターは、スイッチング・レギュレーター回路として定義され、薄型表面実装パッケージに封入され、スイッチ・コントローラー、パワーFET、インダクター、およびその他のサポート・コンポーネントを含んでいます。スイッチング周波数は通常、800kHzから1MHzの間で、高速過渡応答を示します。スイッチング周波数範囲は、 インテル® の要件ではありません。
  5. 専用のPR_REQUEST、PR_ERROR、およびPR_DONEピンはありません。必要な場合は、これらの機能にユーザーI/Oピンを使用します。
  6. デバイスの向きはダイビュー (チップ底面ビュー) です。
  7. GPIOバンクのすべてのI/Oピンはトライステートとしてコンフィグレーションされ、ウィークプルアップがイネーブルされます。これが行われるのは、デバイスのパワーアップ中 (VCCが完全にパワーアップされた後)、およびデバイス・コンフィグレーション中です。デバイスのパワーダウン中に、I/Oピン信号の測定がGNDからVCCIO_PIO電圧レベルの間で行われます。これが行われるのは、VCCIO_PIOおよびVCC電源レールのパワーダウン中です。すべての有効なデータ・トランザクションの開始は、デバイスがユーザーモードに入った後にする必要があります。
  8. すべての専用コンフィグレーション/JTAG、SDM、およびSDMのオプションの信号ピンは、デバイスのパワーアップ時およびパワーダウン時に不定状態になります。SDMピンのすべてのI/Oのコンフィグレーションは、 Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズ で定義されているとおり、デバイス・コンフィグレーション中に行われます。
  9. HPSバンクのすべてのI/Oピンは、デバイスのパワーアップ時およびパワーダウン時に不定状態になります。HPSピンのすべてのI/Oのコンフィグレーションは、シュミットトリガー入力として行われ、20kΩのウィークプルアップがイネーブルされます。これが行われるのは、デバイスのパワーアップ後、およびHPSまたはデバイス・コンフィグレーション中です。すべてのHPSデータ・トランザクションの開始は、デバイスが完全にパワーアップされた後にする必要があります。
  10. すべてのGPIO、HPS、およびSDM I/Oピンの入力信号は、パワーアップ中、およびパワーダウン中の任意の時点で、I/Oピンが存在するバンクのI/Oバッファー電源レールを超えてはなりません。1.5V VCCIO_PIOのGPIOバンク内のピンを使用する場合、ピン電圧はVCCIO_PIOレール、または1.2Vのいずれか低い方を超えてはなりません。
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