Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ

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ID 683112
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ
1. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ x
1.1. Intel Agilex® 7デバイスのピンのステータス 1.2. Intel Agilex® 7 FPGAコアピン 1.3. Intel Agilex® 7 Eタイルピン 1.4. Intel Agilex® 7 Pタイルピン 1.5. Intel Agilex® 7 Fタイルピン 1.6. Intel Agilex® 7 Rタイルピン 1.7. Intel Agilex® 7ハード・プロセッサー・システム (HPS) ピン 1.8. Intel Agilex® 7の電源共有ガイドライン 1.9. Intel Agilex® 7デバイスファミリーのピン接続ガイドラインの注意事項 1.10. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズの改訂履歴
1.2. Intel Agilex® 7 FPGAコアピン x
1.2.1. クロックピンおよびPLLピン 1.2.2. 専用コンフィグレーション/JTAGピン 1.2.3. オプション/兼用コンフィグレーション・ピン 1.2.4. 差動I/Oピン 1.2.5. 外部メモリー・インターフェイス・ピン 1.2.6. 電圧センサーピンおよび電圧リファレンス・ピン 1.2.7. リモート温度検出ダイオードピン 1.2.8. リファレンス・ピン 1.2.9. 非接続ピンおよび使用禁止 (DNU) ピン 1.2.10. 電源供給ピン 1.2.11. セキュア・デバイス・マネージャー (SDM) ピン 1.2.12. セキュア・デバイス・マネージャー (SDM) のオプションの信号ピン
1.3. Intel Agilex® 7 Eタイルピン x
1.3.1. Eタイル電源供給ピン 1.3.2. Eタイル・トランシーバー・ピン
1.4. Intel Agilex® 7 Pタイルピン x
1.4.1. Pタイル電源供給ピン 1.4.2. Pタイル・トランシーバー・ピン
1.5. Intel Agilex® 7 Fタイルピン x
1.5.1. Fタイル電源供給ピン 1.5.2. Fタイル・トランシーバー・ピン
1.6. Intel Agilex® 7 Rタイルピン x
1.6.1. Rタイル電源供給ピン 1.6.2. Intel Agilex® 7 Rタイル・トランシーバー・ピン
1.7. Intel Agilex® 7ハード・プロセッサー・システム (HPS) ピン x
1.7.1. HPS電源ピン 1.7.2. HPSオシレーター・クロック入力ピン 1.7.3. HPS JTAGピン 1.7.4. HPS GPIOピン 1.7.5. HPS SDMMCピン 1.7.6. HPS NANDピン 1.7.7. HPS USBピン 1.7.8. HPS EMACピン 1.7.9. HPS I2C_EMACおよびMDIOピン 1.7.10. HPS I2Cピン 1.7.11. HPS SPIピン 1.7.12. HPS UARTピン 1.7.13. HPSトレースピン
1.8. Intel Agilex® 7の電源共有ガイドライン x
1.8.1. 例1: Intel Agilex® 7デバイス (PタイルおよびEタイル) 1.8.2. 例2: Intel Agilex® 7デバイス (FタイルおよびRタイル)
1. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ

1.2.1. クロックピンおよびPLLピン

注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力して、デザインをコンパイルすることをお勧めします。 インテル® Quartus® Prime開発ソフトウェアによるピン接続のチェックは、I/O割り当ておよび配置規則に従って行われます。この規則は、デバイスの集積度、パッケージ、I/O割り当て、電圧割り当て、および本文書またはデバイス・ハンドブックに完全には記載されていないその他の要因によって、デバイスごとに異なります。
表 2.  クロックピンおよびPLLピン
ピン名 ピンの機能 ピンの説明 接続ガイドライン

CLK_[T,B]_2[A,B,C,D,E,F]_[0:1][p,n]

CLK_[T,B]_3[A,B,C,D,E,F]_[0:1][p,n]

I/O、クロック入力

データ入力または出力に使用できる兼用I/Oピンです。差動入力OCT Rd、シングルエンド入力OCT Rt、およびシングルエンド出力OCT Rがこれらのピンでサポートされています。

サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。

これらのピンは、専用のクロックピンとして使用しない場合は、通常のI/Oピンとして使用できます。

サポートされているI/O規格:

  • 1.2V
  • 真の差動シグナリング

これらのピンでは、プログラム可能なプルアップ抵抗をサポートしています。詳細については、 Intel Agilex® 7 FPGAs and SoCs Device Data Sheet: F-Series and I-Series を参照してください。

未使用のピンはGNDに接続します。ピンが接続されていない場合は、 インテル® Quartus® Prime開発ソフトウェアのプログラム可能なオプションを使用して、これらのピンに内部バイアスをかけます。これらのピンは、内部ウィークプルアップ抵抗をイネーブルした入力トライステートとして予約するか、またはGNDを駆動する出力として予約することができます。

PLL_[2][A,B,C,D,E,F]_[T,B]_FB[0:1]

PLL_[3][A,B,C,D,E,F]_[T,B]_FB[0:1]

I/O、クロック入力

シングルエンド入力、シングルエンド出力、または外部フィードバック入力ピンとして使用可能な兼用I/Oピンです。

サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。

サポートされているI/O規格:

  • 1.2V
  • 真の差動シグナリング

これらのピンでは、プログラム可能なプルアップ抵抗をサポートしています。詳細については、 Intel Agilex® 7 FPGAs and SoCs Device Data Sheet: F-Series and I-Series を参照してください。

未使用のピンはGNDに接続します。ピンが接続されていない場合は、 インテル® Quartus® Prime開発ソフトウェアのプログラム可能なオプションを使用して、これらのピンに内部バイアスをかけます。これらのピンは、内部ウィークプルアップ抵抗をイネーブルした入力トライステートとして予約するか、またはGNDを駆動する出力として予約することができます。

PLL_[2][A,B,C,D,E,F]_[T,B]_CLKOUT[0:1][p,n]

PLL_[3][A,B,C,D,E,F]_[T,B]_CLKOUT[0:1][p,n]

I/O、クロック出力

2つのシングルエンド・クロック出力ピンまたは1つの差動クロック出力ペアとして使用可能なI/Oピンです。

サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。

サポートされているI/O規格:

  • 1.2V
  • 真の差動シグナリング

これらのピンでは、プログラム可能なプルアップ抵抗をサポートしています。詳細については、 Intel Agilex® 7 FPGAs and SoCs Device Data Sheet: F-Series and I-Series を参照してください。

未使用のピンはGNDに接続します。ピンが接続されていない場合は、 インテル® Quartus® Prime開発ソフトウェアのプログラム可能なオプションを使用して、これらのピンに内部バイアスをかけます。これらのピンは、内部ウィークプルアップ抵抗をイネーブルした入力トライステートとして予約するか、またはGNDを駆動する出力として予約することができます。
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