| 2021.03.12 |
20.1 |
1.1.0 |
更新された表： rx_err_link_reinit からビット0の名前を修正するには syncref_lemc_err_en_reinit に sysref_lemc_err_en_reinit。 |
| 2020.10.05 |
20.1 |
1.1.0 |
のSYSREFをサンプリングするための説明を修正しました。 ローカル拡張マルチブロッククロック セクション。 IPは、フレームクロックではなく、リンククロックを使用してSYSREFをサンプリングします。 |
| 2020.05.04 |
20.1 |
1.1.0 |
- デバイスファミリーへのサポートの項を更新。
- のさまざまなファブリック速度グレードでサポートされるデータレートを更新しました インテル® Agilex™ そして インテル® Stratix® 10 のデバイス パフォーマンスとリソース使用率 セクション。
- 新しいに関する情報を追加しました マルチリンクモード のパラメータ JESD204C Intel® FPGA IP パラメーター セクション。
- のメモを追加しました フレームデータ幅乗数（WIDTH_MULP） のパラメータ JESD204C Intel® FPGA IP パラメーター セクション。リストから最小のデータ幅乗数値を選択します。他のデータ幅乗数値は許可されていません。
- 制御ビット（CS）パラメーターでサポートされる値の範囲を編集しました。
- マルチリンクモードの次の2つの新しい信号に関する情報を追加しました。 受信機信号 セクション：
- j204c_rx_dev_emblock_align
- j204c_rx_alldev_emblock_align
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| 2019.12.16 |
19.4 |
1.1.0 |
- サポートされている最大データレートを28.9Gbpsに更新しました（ インテル® Agilex™ デバイス）で 概要 JESD204C Intel® FPGA IP 、 JESD204C Intel® FPGA IP 特徴、および 機能説明 セクション。
- のリソース使用率データを更新しました インテル® Stratix® 10 そして インテル® Agilex™ デバイス、およびサポートされている最大データレートは28.9 Gbpsで、 インテル® Stratix® 10 そして インテル® Agilex™ のデバイス パフォーマンスとリソース使用率 セクション。
- 最大データレート値オプションを28.9Gbpsに更新しました。 データレート のパラメータ JESD204C Intel® FPGA IP パラメーター セクション。
- フレームクロック乗数が2の場合、特定のデータレートを設定するための注記を追加しました。 フレームクロック周波数逓倍器（FCLK_MULP） のパラメータ JESD204C Intel® FPGA IP パラメーター セクション。
- の説明に、高データレートの2つのパイプラインステージを挿入するためのメモを追加しました。 TXパイプステージを有効にする（送信機） のパラメータ JESD204C Intel® FPGA IP パラメーター セクション。
- を削除しました 検証済みのバリアント テーブル。
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| 2019.10.23 |
19.3 |
1.0.0 |
- の事前サポートを追加 インテル® Agilex™ デバイス。
- 関連ドキュメントのリンクと、頭字語、用語集、記号のリストを更新しました。 関して JESD204C Intel® FPGA IP ユーザーガイド セクション。
- を更新しました JESD204C Intel® FPGA IP 特徴 の最大データレート情報を含むセクション インテル® Agilex™ デバイス。
- を更新しました パフォーマンスとリソース使用率 とのセクション インテル® Agilex™ デバイス情報。
- 最大編集 SYSREF の周波数計算 LEMCカウンター 明確にするためのセクション。
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| 2019.07.05 |
19.2 |
1.0.0 |
初版。 |