AN 775: インテルFPGAの初期I/OタイミングデータとI/Oエレメント遅延の生成

ID 683103
日付 12/09/2021
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2.2. ステップ2: I/O遅延チェーンとクロック設定の定義

指定したI/O遅延チェーン設定によって、入力ピンから各レジスターを介した出力ピンまでの最小遅延パスと最大遅延パスが決まります。この例のI/O遅延チェーン設定の範囲を指定します。
表 1.  I/O遅延チェーン設定の例
設定 最大値 最小値
Input Delay Chain 63 0
Output Delay Chain 15 0

I/O遅延チェーンの設定を割り当てるには、次の手順に従います。

  1. Assignments > Assignment Editorをクリックします。
  2. Assignment Editorで、次のアサインメント例に示すように、デザイン仕様に従ってレジスターとピンに設定を割り当てます。
    図 13. Assignment Editorのレジスターとピン
  3. デザインをコンパイルするには、Processing > Start Compilationをクリックします。Compilerは、コンパイル中にアサインメントを実装し、Timing Analyzerを自動的に起動します。